日志
- 分享 fpga 调试分享
- /* final */ module pfd_mine( fin, fout, up_phase, down_phase ); inputfin; inputfout; outputup_phase; outputdown_phase; regdff_inst2; regdff_inst1; wirewire_upphase; wirewire_downphase; wirewire_and_clr; wire ...
- 分享 简单的数字滤波器的运用
- 简单的数字滤波器的运用 对输入信号进行滤波： 运用两个3bit的加法器进行hall_sychrous滤波count_hall_highlevel，count_hall_downlevel； 原理简单，但是优化的外部信号，保证了信号平稳。 //exter_sign_sychrous //count_exter_sign_highlevel always @(posedge clk_sys_40m) begin if(exter_sign_sychrous) ...
- 分享 20120901_ qiernanliu
- 写给qiernianliu,方形的办公司里，告诫自己不要忘记。 1）具体的一段时间里，只做一件事情，这一件事的执行时间列出来，要做就要想办法做到最好 3）养成锻炼的好习惯，每周至少4次，清醒大脑,缓解压力，提高解决问题的耐力能力，生活要有规律的锻炼。跑步，爬山，散步，游泳，篮球，骑自行车，都是很 ...
- 分享 关于maxII 的Timing Parameters
- 今天看了EPM570 Global Clock External I/O Timing Parameters 发现maxII 570 的芯片，发现tPD1 Worst case pin to-pin delay through 1 lookup table (LUT)： 5.4 — 7.0 — 8.7 — 9.5 — 15.1 — 17.7 ns 最坏的情况下的pin to-pin 延时，最小值都大于5ns, 建立时间Global clocksetup time 最小值为1.2ns, 如果要 ...
- 分享 FPGA 调试
- 一个简单的采样电路，输入的信号sign_a,sign_b,sign_c的频率小于100Hz，大于60Hz,但是信号来的时刻不确定，刚刚开始采用以下采样方式，结果，运行到机器后，结果很不理性，不稳定， 输出波形 wave_out_1,wave_out_2,wave_out_3,wave_out_4,wave_out_5,wave_out_6竟然一片杂乱，我一头雾水，明明是以下 ...
- 分享 关于DSP——28335
- 开始工程,系统头文件包下面的epwm_timer_interupts 工程的目录为：F\DSP_design\\epwm_timer_interrupters DSP芯片为：TMS320F28335. 开始全编译前，Build OptionLinkAutoini Model下选择Load_Time Initializa 编译后出现如下结果： Linki ...
- 分享 最后的胜利到来了
- 调试板子的时候，刚开始不成功，于是检查电源，检查晶振，检查时钟，都没有问题，码程序代码烧进去了，于是就把主控芯片换掉了，最后成功了，于是我猜测，估计是焊接的时候，时间控制的不好，芯片被烧坏了。 看到调试的程序出来了，最后的胜利到来，窃喜 ...
- 分享 我的fpga 硬件系统设计的总结。
- 四月，按公司的要求画了一个硬件系统图。 给予EP2c 系列的硬件系统设计。系统可以划分为简单的几个模块。 1.电源模块。fpga需要3.3v的高电平。 2 eprom 烧写模块 3 ep2c 芯片模块。 4.配置芯片jtag，as 模式. 这个月通过一个小小硬件系 ...
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