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- 分享 时序约束分析
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首先介绍两个概念，即时钟源延迟（clock source delay）、时钟网络延迟（clock network delay）。下图所示表明了两个概念的含义，源延迟表示为整个设计的时钟源到该模块的时钟端口的延迟，而时钟网络延迟则是该模块的时钟端口到内部寄存器的时钟端的延迟。
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- 【参见 DisplayPort崭露头角，HDMI仍将是主流 】 DP 和 HDMI 区别： DP 针对 PC 领域，代替 VGA，DVI，LVDS；HDMI 针对消费电子，代替 DVI。 DP 由VESA制订；HDMI 由 HDMI Founders 提出（ HDMI Founders 是业界7个厂家组成体）。 DP 的开发团队得到 Dell，Hewlett-Packard(HP)，Genes ...
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- 好好 的采集流程，突然时序就不对了，并且烧入 .sof 和 .jic 的现象还不一样。想了想，可能是多路时钟选择的问题，自己写的代码不能做到 glitch-free clock multiplexer。 问题描述： 程序中需要转换 50MHz 和16MHz 时钟，我直接用一个信号来控制两个时钟的切换，而 这个信号是被 8MHz 时钟同步的。结果就悲剧了。 解决方 ...
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- 波形文件一般用于仿真后记录波形文件，用于做详细分析和研究。 说一下几种波形文件WLF(Wave Log File)、VCD(Value Change Dump)文件，fsdb(Fast Signal DataBase)文件、shm、vpd。 WLF (Wave Log File ) Mentor Graphics 公司Modelsim支持的波形文件。 在modelsim波形窗口观察波形时 ...
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- 分享 基于FPGA数字混音、采样频率变换心得
- 基于FPGA的多路可控采样率数字混音方案 文件: 基于FPGA数字音频处理.doc.zip
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- i2s总线： 1）总线构成：BCLK位时钟、LRCLK左右声道时钟、DATA数据线、MCLK系统参考基准时钟（可有可无） 2）三个时钟的关系： BCLK = fs × n × 2； ...
- 分享 sdram control
- 指令介绍： 指令命 cs ras cas we MODESET 0 0 0 0 REFRESH 0 0 0 1 PRECHARGE 0 0 1 0 ACTIVE 0 0 1 1 WRITE &nbs ...
- 分享 quartus2的sdc约束
- 一 从输入端口到寄存器： 约束名称： input delay 约束条件： Tco （外部芯片的输出延时）、 Tpd （电路板上的延时）、 Tsu （ FPGA 的寄存器建立时间）、 Tclk （时钟延迟） 约束计算公式： input delay = Tco + Tpd + Tsu – Tclk 例如：系统时钟 100MHz ，电路板上最大延迟 2ns ...
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