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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

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分享【原创】ASIC/FPGA随笔: brucezhan 2009-2-27 14:19; Bruce Zhan 个人空间： http://www.socvista.com/?uid/260 http://brucezhan.spaces.eepw.com.cn/spacemanage http://www.eetop.cn/blog/?7952/spacelist-bbs.html 邮件： zhanbin.dsp@gmail.com 2009-2-26 Version 1-0-0 Hist ...; 个人分类: FPGA|2293 次阅读|0 个评论

分享【原创＝心得笔记】FPGA Pipeline RISC设计（2）: brucezhan 2009-2-27 10:01; 简单RISC CPU设计日记三级流水到五级流水描述针对FPGA优化实现设计过程记录详细优化思路描述以图示说明为主 Pipeline RISC 设计2.pdf (2009-02-26 13:01:37, Size: 766 KB, Downloads: 3); 个人分类: FPGA|1948 次阅读|0 个评论

分享【心得笔记】FPGA pipeline RISC设计 (1): brucezhan 2009-2-27 09:57; 简单RISC CPU设计日记三级流水到五级流水描述针对FPGA优化实现设计过程记录详细优化思路描述以图示说明为主 Pipeline RISC 设计1.pdf (2009-02-25 18:53:43, Size: 1.78 MB, Downloads: 4); 个人分类: FPGA|2231 次阅读|0 个评论

分享【原创】FPGA时序分析之Gated Clock 1: brucezhan 2009-2-27 09:48; FPGA 设计一条原则是尽量使用同步逻辑，即尽量整个设计中使用一个 clock ，而且该 clock 尽量走全局时钟线，也就是不要在 clock path 上加上逻辑，不要用 “ 受控时钟 ” 。但是在有些情况下， “ 受控时钟 ” 难以避免，例如在用 FPGA 进行验证 ASIC 设计时 ...; 个人分类: FPGA|6372 次阅读|0 个评论

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