brucezhan的个人空间 https://blog.eetop.cn/7952 [收藏] [复制] [分享] [RSS]

空间首页 动态 记录 日志 相册 主题 分享 留言板 个人资料

日志

【原创】FPGA时序分析之Gated Clock 1

已有 6522 次阅读| 2009-2-27 09:48 |个人分类:FPGA

FPGA设计一条原则是尽量使用同步逻辑,即尽量整个设计中使用一个clock,而且该clock尽量走全局时钟线,也就是不要在clock path上加上逻辑,不要用受控时钟。但是在有些情况下,受控时钟难以避免,例如在用FPGA进行验证asic设计时,因为ASIC为了low power的要求,通常会使用逻辑控制时钟的开关。



如果对受控时钟不加以任何变换,其负面作用通常是通常会有hold timing冲突。hold timing问题不像setup timing问题,不能靠依靠降低时钟频率解决;在ASIC设计时解决hold timing问题通常靠工具自动增加时钟树分支延迟,使时钟到目标寄存器的时间在建立-保持时间窗内。



FPGA阶段,通常有几种办法:


1. 不理会hold timing问题,这样可能有时编译出来的系统可以正常工作,有时候又不能工作,
比较飘逸;



2. 手工将gate clock等系统异步时钟改成同步时钟,办法就是将clock path上的逻辑合并到寄存器的数据输入端。



3. 使用synplifygate clock转换为non-gate clock



4. altera quartus8.0以上有转换gate clock的功能,可以使用。






FPGA时序分析之Gated Clock1.pdf
(2009-02-26 19:00:00, Size: 317 KB, Downloads: 9)


点赞

评论 (0 个评论)

facelist

您需要登录后才可以评论 登录 | 注册

  • 关注TA
  • 加好友
  • 联系TA
  • 0

    周排名
  • 0

    月排名
  • 0

    总排名
  • 0

    关注
  • 1

    粉丝
  • 0

    好友
  • 0

    获赞
  • 1

    评论
  • 365

    访问数
关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-26 04:34 , Processed in 0.018076 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部