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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享 IC设计中的功耗分析的流程---转帖: cathzhou 2013-5-28 14:19; 首先声明本文所讲的范围，在这篇文章中，是采用synopsys的设计流程，对数字电路进行功耗分析，生成功耗分析报告的流程。分析的对象是逻辑综合之后布局布线之前的功耗分析，以及布局布线之后的功耗分析。 Synopsys做功耗分析使用到的工具是：Primetime PX, Prime Rail。PTPX可以在逻辑综合之后就进行 ...; 5343 次阅读|0 个评论热度 1

分享 latch的time borrowing---转帖: cathzhou 2013-5-28 11:04; time borrowing是老一辈full custom设计者喜欢的，但是现在的EDA都没法分析这个，所以现在基本上一般的ASIC design都不会用。基本的感念就是因为latch 是电平触发的，数据只要在半T内通过都可以，所以上一级可以在下一级打开的时间段内继续算，只要在下一级关闭之前算出来就可以 ...; 6852 次阅读|0 个评论热度 1

分享亚稳态--转帖: cathzhou 2013-5-28 09:25; 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播 ...; 1482 次阅读|0 个评论

分享 Fanout与Skew: cathzhou 2013-5-21 23:08; Dc 综合是基于路径，每个路径上都有 Cell 和 net ，所以基于路径的综合就是计算路径上的 delay 和 rc （ dc 是使用互连线模型进行估算）。在了解 delay 和 rc 的计算时，我们要先了解一下一个 cell 对于 drive （前级）和 driven （后级）所用到的模型是什么。如下图，一 ...; 5088 次阅读|0 个评论

分享时钟树优化与有用时钟延迟简介: cathzhou 2013-5-21 23:04; 时钟树优化与有用时钟延迟在 “后端时序修正基本思路” 提到了时序优化的基本步骤。其中，最关键的阶段就是时钟树建立。基本的优化都优先在数据路径上进行，并且希望路径尽量的短，最好在一个时钟周期之内。当然，如果考虑输入、输出延迟，收敛悲观因素，库的建立时间，与时钟不确定性，以及不同时钟沿触发等因素，这个要 ...; 3853 次阅读|0 个评论热度 1

分享工艺角-Process Corner: cathzhou 2013-5-21 14:48; 工艺角-Process Corner 与双极晶体管不同，在不同的晶片之间以及在不同的批次之间，MOSFETs参数变化很大。为了在一定程度上减轻电路设计任务的困难，工艺工程师们要保证器件的性能在某个范围内，大体上，他们以报废超出这个性能范围的芯片的措施来严格控制预期的参数变化。通常提供给设 ...; 9740 次阅读|0 个评论热度 2

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