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日志

分享高压和低压管子画一起需要注意什么: 2024-7-9 16:57; drc 电压域，从高压管出来的线经过低压管这种线之间要保持一定的space，防止失效发生。高压线尽量不要在低压管子上跨过，甚至有些well上也不要跨过。; 个人分类: layout|42 次阅读|0 个评论

分享 display.drf: 2024-7-3 11:21; 电路和版图的highlight是从y0到y9的，都需要调到粗线，换一下; 15 次阅读|0 个评论

分享 Floor plane: 2024-6-27 16:15; 最开始要确定封装是什么样的，根据管脚图确定pad的相对位置，DCDC把功率管电流算出来，看需要几个PAD,根据DESIGN_RULE查看PAD的开窗可以在什么范围（是不是cup pad）,也可以去问封装看bond的线粗细是多少，是金还是铜，之后把searling调出来，pad相对位置摆上，ESD位置占好，根据电路确定一些电路 ...; 个人分类: layout|18 次阅读|0 个评论

分享 W L值的计算方法: 2024-6-9 13:18; w=周长(seed layer +sd layer)/2（即aa与poly的交叠区，出头方向的长度不算，需要在交叠区内部） l=(aa poly交叠区面积）/w; 个人分类: layout|19 次阅读|0 个评论

分享 IR drop: 2024-6-5 19:13; 电压降有动态和静态。静态的话就是电阻，孔啊这些。动态就是管子翻转瞬时产生电流导致的电压降。; 19 次阅读|0 个评论

分享管子朝向一致性: 2024-6-5 19:10; 对于小工艺28nm以下，管子朝向需要一致，对于大工艺电源，不同模块之间没有强关联性的情况下管子朝向一致不怎么重要可以不一致，因为朝向不一致主要是光刻的时候有影响，一致的话指偏差一致性。但是存储的版图除外，存储对版图管子朝向一致性要求较高，因为晶圆的影响，不一致的话电荷数量不一样，会影响存储。 ...; 18 次阅读|0 个评论

分享 calibre: 2024-5-20 12:05; calibre的电路端口名不能以数字开头，否则会不识别。; 9 次阅读|0 个评论

分享 NTO常规流程: 2024-4-26 16:30; NTO一般12片wafer， 3片wafer out（做完） 6片停到M1（M1不做） 3片停到AA(AA不做)（AA-M1 前端制程）（Metal via 后端制程） cp (探针测试) FT （封装测试） HTOL （可靠性测试）; 个人分类: layout|35 次阅读|0 个评论

分享 BG的注意事项: 2024-4-24 15:18; BJT的匹配尤为重要，最好在BJT三端连线做成回字形结构，让连出的线在每个管子上都走上，确保环境一致。; 个人分类: layout|8 次阅读|0 个评论

分享高速的东西: 2024-4-8 11:48; 影响delay的是电容，比如说adc,线都是很细的，关键信号线与附近别的线用不同的层，都是减小寄生电容c，cc。你匹配的很好也会增加寄生电容。; 12 次阅读|0 个评论

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