设计 day1 就应该考虑 DFT 了，尤其是设计时钟模块，复位模块时。

数字电路最常用的 DFT 就是加 scan chain。 用 ATPG 工具产生 scan pattern 可以很高效地判断片子内部是否有缺陷。 测试时间是成本的重要部分。Die 在 ATE 上多花 1ms 的测试时间，都会增加成本。 Scan pattern 因其高效，被视为最经济的 DFT。

DFT 简而言之就两个词：

-        Controllability 可控性

-        Observability  可观察性

可控性Controllability 主要包括

-        时钟可控。 每一个时钟都应该加上 scan mux。在 ATPG mode 下，scan mux 切换到 scan clock 替换功能时钟 (functional clock) 驱动 flip flop。 如果设计中用到 ICG (integrated clock gating) cell， 在 ATPG mode 下 ICG 保持“透明” transparent， 即 scan clock 要畅通无阻通过 ICG。 通常 ICG 会有一个 TE pin，连上 atpg_mode 信号就可以保证每个 scan clock pulse 都通过了。

-        复位可控。 每一个复位都应该加上 scan mux。在 ATPG mode 下，scan mux 切换到 scan reset 替换功能复位。 如果因为pin 紧张，无法提供 scan reset，可以在 ATPG mode 下把复位 tie 到 1。

Observability  可观察性

如果电路内部某个 gate 有 stuck at fault，是否都能观察到。 绝大部分 gate 如果有 stuck at fault， 都会被 scan chain 捕捉到。输出的 scan pattern 与预期不一致，就说明片子内部有缺陷了。

ATPG 工具报告中的 test coverage可用来评估可观察性好坏。 如果test coverage % 比较低，就要研究如何让内部更多的信号可以被 scan chain 观察到了。 具体要看是哪部分电路覆盖率低，分析是否设计中有错造成部分 flip flop 没有加到 scan chain 里。 有些 gate 是无法完全覆盖的，如 scan mux, scan tie off。   

提高 test coverage 的常用技巧

在 ATPG mode 下，把 registered output 反馈 (loop back) 到输入并和输入 mux 一下。 这样在 ATPG mode 下，不可控的输入也变得可控了。 切记：registered output。 Registered output 是 flop 产生的。 这个 flop 如果在 scan chain 里，那它的值是可以被 scan pattern 决定的，这个也就是 scan pattern controllable 的。如果某个 output 是完全由组合逻辑产生的，那是不能 loop back和输入 mux 的。

综合工具插入 scan chain 后通常可以生成 DFT DRC 报告。 要看一下。 如果 DFT DRC 过不了，肯定有什么地方错了。

在 PnR (place & route) 是， 可以做 scan reordering，根据物理位置，优化 scan chain。 

芯片规模不大，或是百万门级规模但功能单一，完全可以由设计人员自己做 DFT ，不需要专职的 DFT engineer。