日志

分享 low power

2019-5-24 16:05

1. Cadence: cpf 2. synopsys: upf 2.1 旧的工具：mvrc 2.2 新的工具：VCLP 3. LVT: 低阈值，延迟小，静态功耗大，常用于修复setup timing violation RVT: 正常阈值，synthesis和PR时最常使用的cell HVT: 高阈值，延迟大，静 ...

个人分类: Low Power|1846 次阅读|0 个评论

分享 Verdi 与 VCS 工作

2019-5-24 16:01

1. 2018版本以后， 使用“-kdb" 2. 2018版本以前，使用“-P novas.tab”

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分享 UVM process reset

2019-5-24 15:58

reset 是异步信号， uvm 处理会 比较麻烦

个人分类: UVM|510 次阅读|0 个评论

分享 System Verilog Basics

2019-5-24 15:52

0. Systemverilog standard 0.1. IEEE Std 1800-2005 0.2. IEEE Std 1800-2009 0.3. IEEE Std 1800-2012 1. Packed Array and Unpacked Array bit B; ...

个人分类: Verilog|1889 次阅读|0 个评论

分享 perl

2019-5-24 15:49

1. regression list process 1.1 each line shall chop the "\t" and space in the beginning and end. 1.2 leave only one space between two words. 2. perl5: 2.1 perl5 support OOP with "package" 2.2 or比||优先级低 & ...

个人分类: Script|849 次阅读|0 个评论

分享 verilog UDP

2018-8-30 12:52

1. combinational UDP primitive tsmc_mux (q, do, d1, s); output q; input do, d1, s; table //d0, d1, s: q 0 ? 0 : 0; 1 ? 0 : 1; ? 0 1 : 0; ? 1 1 : 1; 0 0 x : 0; 1 1 x: 1; endtable endprimitive ...

个人分类: Verilog|3161 次阅读|0 个评论

分享 各种UVM agent

2018-8-29 23:12

一般interface protocol把component分为master, slave Master: 发起transaction slave： 对transaction产生response 从是否驱动DUT的角度，可以分为： active：驱动DUT信号 （Driver）{agent会有driver, monitor, sequencer} passive： 只监听DUT信号 （ ...

个人分类: UVM|2456 次阅读|0 个评论

分享 vcs basics

2018-8-29 14:45

1. 3-step flow -- for mixed vhdl and verilog language vhdlan -f vhdl_file_list vlogan uvm // need to compile uvm independently vlogan -f rtl_file_list simv

个人分类: vcs|1276 次阅读|0 个评论

分享 uvm parameterized component/object

2018-8-29 09:23

class my_driver # ( int data_width = 32 ) extends uvm_driver # ( my_seq_item ) ; protected virtual my_interface # ( data_width ) my_vif ; //... endclass class my_agent # ( int data_width = 32 ) extends uvm_agent ; my_driver # ( data_ ...

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