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分享 Vivado中新建工程或把IP搭建成原理图(转)
2017-5-9 09:49
上一节说了怎么建自己的IP,下面把自己的设计方案用IP的方式搭建成原理图。 1、新建project 2、选择芯片型号xc7z020clg400-1 3、既然vivado是按照IP原理图来设计的,首先是要添加block 4、直接从IP Catalog中选择想要的IP模块 5、这里我添加了cpu核,axi-bram控制器,bram,pll时钟器,中断 ...
个人分类: FPGA|2763 次阅读|0 个评论
分享 Vivado中新建工程或把IP搭建成原理图(转)
2017-5-9 09:49
上一节说了怎么建自己的IP,下面把自己的设计方案用IP的方式搭建成原理图。 1、新建project 2、选择芯片型号xc7z020clg400-1 3、既然vivado是按照IP原理图来设计的,首先是要添加block 4、直接从IP Catalog中选择想要的IP模块 5、这里我添加了cpu核,axi-bram控制器,bram,pll时钟器,中断 ...
个人分类: FPGA|1281 次阅读|0 个评论
分享 Vivado中将verilog代码封装成IP(转)
2017-5-3 09:28
Xilinx的Vivado采用原理图的设计方式,比较直观适合大型项目,我们自己的code都需要封装成user IP。 这里主要介绍怎么把多个关联管脚合并成类似bus的大端口 第一大部分 选择source文件 先新建一个project,把要package的v文件加进去,一般都会先做功能仿真 Tools-Create and Package IP,我个人喜欢用第一项current p ...
个人分类: FPGA|5594 次阅读|0 个评论
分享 什么是阻抗匹配以及为什么要阻抗匹配(转)
2017-4-25 11:05
什么是 阻抗匹配 以及为什么要阻抗匹配... 阻抗匹配在高频设计中是一个常用的概念,这篇文章对这个“阻抗匹配”进行了比较好的解析。回答了什么是阻抗匹配。 阻抗匹配(Impedance matching)是微波 电子 学里的一部分, 主要用于传输线上, 来达至所有高频的微波信号皆能传至负载点的目的 ...
个人分类: 电路设计|3669 次阅读|0 个评论
分享 Chipscope使用技巧--enable the storage qualification
2017-4-18 14:50
使用Chipscope采集FPGA运行的实时数据对于调试来说很方便,特别需要查看某个条件变化时,采集下来的时序一目了然。但是,可能会碰到这样的问题:采样时钟比较高(比如几百兆),大多数信号也在这样的时钟下运行,有某些信号周期是几十k的,恰好我们需要能够看到完整的几个周期时序,若不做其他设置,采样深度势必会很深,一 ...
个人分类: FPGA|2023 次阅读|0 个评论
分享 CMOS Sensor的调试经验分享(转)
2016-10-8 14:18
CMOS Sensor的调试经验分享      我这里要介绍的就是CMOS摄像头的一些调试经验。   首先,要认识CMOS摄像头的结构。我们通常拿到的是集成封装好的模组,一般由三个部分组成:镜头、感应器和图像信号处理器构成。一般情况下,集成好的模组我们只看到外面的镜头、接口和封装壳,这种一般是固定焦距的。有些厂商只 ...
个人分类: 图像 视频|3750 次阅读|0 个评论
分享 大数据量需求下的JESD204B接口
2016-8-25 09:02
在我们的日常生活中,数据业务的需求越来越大,随之而来对于通信设施等的带宽要求越来越高。这就需要在一些设备中用到高速的数据采集和数据处理。JESD204正是这样一种用于高速数据采集的接口,目前主要用在ADC和FPGA之间的连接。 JESD204最初的版本在2006年4月发布,作为转换器和接收器间的串行数据链路。如图1所示,JESD ...
2667 次阅读|0 个评论
分享 ISE和VIVADO的比较
2016-1-5 09:05
个人分类: FPGA|9346 次阅读|0 个评论
分享 在AD采集数据时ChipScope采样时钟设置与计算频谱的关系
2015-11-5 14:10
使用ChipScope观测ADC采集到的单音信号,保存数据,在MATLAB中计算采集到的信号频谱。 比如:待采单音信号1MHz,采样频率100MHz,ChipScope使用200MHz采样。采集到的数据在MATLAB中计算频谱时,采样频率按100 ...
个人分类: FPGA|3336 次阅读|0 个评论

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