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分享 Vivado中新建工程或把IP搭建成原理图（转）: 菜鸟要飞 2017-5-9 09:49; 上一节说了怎么建自己的IP，下面把自己的设计方案用IP的方式搭建成原理图。 1、新建project 2、选择芯片型号xc7z020clg400-1 3、既然vivado是按照IP原理图来设计的，首先是要添加block 4、直接从IP Catalog中选择想要的IP模块 5、这里我添加了cpu核，axi-bram控制器，bram，pll时钟器，中断 ...; 个人分类: FPGA|3424 次阅读|0 个评论

分享 Vivado中新建工程或把IP搭建成原理图（转）: 菜鸟要飞 2017-5-9 09:49; 上一节说了怎么建自己的IP，下面把自己的设计方案用IP的方式搭建成原理图。 1、新建project 2、选择芯片型号xc7z020clg400-1 3、既然vivado是按照IP原理图来设计的，首先是要添加block 4、直接从IP Catalog中选择想要的IP模块 5、这里我添加了cpu核，axi-bram控制器，bram，pll时钟器，中断 ...; 个人分类: FPGA|1806 次阅读|0 个评论

分享 Vivado中将verilog代码封装成IP（转）: 菜鸟要飞 2017-5-3 09:28; Xilinx的Vivado采用原理图的设计方式，比较直观适合大型项目，我们自己的code都需要封装成user IP。这里主要介绍怎么把多个关联管脚合并成类似bus的大端口第一大部分选择source文件先新建一个project，把要package的v文件加进去，一般都会先做功能仿真 Tools-Create and Package IP，我个人喜欢用第一项current p ...; 个人分类: FPGA|6797 次阅读|0 个评论

分享 Chipscope使用技巧--enable the storage qualification: 菜鸟要飞 2017-4-18 14:50; 使用Chipscope采集FPGA运行的实时数据对于调试来说很方便，特别需要查看某个条件变化时，采集下来的时序一目了然。但是，可能会碰到这样的问题：采样时钟比较高（比如几百兆），大多数信号也在这样的时钟下运行，有某些信号周期是几十k的，恰好我们需要能够看到完整的几个周期时序，若不做其他设置，采样深度势必会很深，一 ...; 个人分类: FPGA|2743 次阅读|0 个评论

分享 ISE和VIVADO的比较: 菜鸟要飞 2016-1-5 09:05; 个人分类: FPGA|9898 次阅读|0 个评论

分享在AD采集数据时ChipScope采样时钟设置与计算频谱的关系: 菜鸟要飞 2015-11-5 14:10; 使用ChipScope观测ADC采集到的单音信号，保存数据，在MATLAB中计算采集到的信号频谱。比如：待采单音信号1MHz，采样频率100MHz，ChipScope使用200MHz采样。采集到的数据在MATLAB中计算频谱时，采样频率按100 ...; 个人分类: FPGA|3604 次阅读|0 个评论

分享 [转]怎样查找Xilinx的资料 -- 一个关于找教程的教程: 菜鸟要飞 2015-10-12 11:19; 俗话说“授之鱼不如授之以渔”，看到这边有人要资料有人送资料的，其实论坛不更应该是一个交流的空间么？那就让找资料更有效率一点，让大家花更多时间来交流吧。言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。 Xilinx的软 ...; 个人分类: FPGA|3440 次阅读|0 个评论

分享 ISE中Xilinx全局时钟系统的设计: 菜鸟要飞 2015-10-9 10:46; 在使用 QuartusII 设计 Altera 的 FPGA 时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动 IP 核生成 PLL ，配置 PLL 的输出为期望频率即可。可是若将 FPGA 换为 Xilinx ...; 个人分类: FPGA|2719 次阅读|0 个评论

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