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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

最新发表的日志| 推荐阅读的日志 | 芯片设计 | 硬件设计 | 嵌入式 | 人工智能 | 生活杂谈 | 其他

分享版图效率提升—Pcell与脚本的应用: 489315174 2024-3-16 11:04; 在模拟版图中效率提升空间是很大的，模拟版图目前很难实现完全的自动化设计。电路结构多变，导致模块复用率低。分享下借助Pcell和脚本来实现版图的效率提升。使用Pcell 来对相似结构的复用，所以模拟电路中的差分对，电流镜，cap array等等都是可以使用 pcell来实现的。通过对局部电路结构的固化，将模拟电路版图进一步拆 ...; 562 次阅读|2 个评论热度 15

分享模拟集成电路设计，从原则到细节: hebut_wolf 2024-3-15 12:54; 设计原则是大量错误中总结出来的，分为三种：第一性原则，如mos管饱和深度，环路稳定，匹配，pvt波动控制，面积和功耗的最小开销；第二原则是结合具体电路的。如adc里噪声和匹配的控制，dac里mismatch、 setup time控制等； ...; 2941 次阅读|5 个评论热度 85

分享 bandgap使用bjt而不是diode的原因: hebut_wolf 2024-3-12 17:21; 以前一直不解diode和bjt在bandgap里面不都一样吗？今天想到两点： pn正向导通会有latch up问题需考虑清楚，如果diode也出现了寄生bjt，那直接用bjt比diode model更准确；曲率校正，有一些bg会用曲率校正，利用了bjt的β，这在diode里做不到。 ...; 570 次阅读|1 个评论热度 24

分享 XILINX FPGA NVME控制器，高性能版本IP介绍应用: axpro 2024-3-10 23:01; NVMe Host Controller IP 1 介绍 NVMe Host Controller IP 可以连接高速存储 PCIe SSD ，无需 CPU 和外部存储器，自动加速处理所有的 NVMe 协议命令，具备独立的数据写入 AXI4-Stream/FIFO 接口和数据读取 AXI4-Stream/FIFO 接口，非常适合于超高容量和超高性能的 ...; 202 次阅读|1 个评论热度 11

分享下一代PCIe5.0 /6.0技术热潮趋势与测试挑战: ElectroRent 2024-3-6 10:55; 大模型时代已经到来，AI大模型技术快速成熟，进入万亿参数时代，对于AI算力性能要求越来越高，表现为计算系统的节点内卡间互联与节点间的网络互联，高速互联的底层是PCIe，对于PCIe的技术迭代和落地迫切。一、PCIe 5.0 /6.0技术升级 1）信号速率方面从PCIe 3.0、4.0、5.0 到 6.0，数据速率翻倍递增，6.0支持64GT/ ...; 313 次阅读|0 个评论热度 12

分享大佬们，LVS验证出现supply error 是什么问题啊？: 工藤新一 2024-3-1 19:38; 今天看了一天了，LVS验证一直是supply error，我把LVS option的abort lvs on power/grond net errors的对号取消，LVS就跑成功了。是不是vss和vdd哪里短路了还是两个线交叉在一起了啊？; 346 次阅读|3 个评论热度 11

分享 FFT-相干采样和绘制信号被采样后的频谱方法: Riching 2024-2-27 09:58; 1. 相干采样：要保证后一个输入信号周期内被采样的点和前一个周期的点有一点差别，避免只采到每个周期内一样点从而掩盖了真实性能。所以需要fs/fin = M/N为无理数，并且为了尽可能多的采到不同值， fs/fin取大些。例如fs/fin=5Ghz/570Mhz=500/57，那么每采样500个点才会开始采样有重复的点，或者说这500个点 ...; 298 次阅读|0 个评论热度 10

分享 FFT设置介绍: Riching 2024-2-23 10:21; 相干采样的设置方法：根据fs、采样点数N和希望观察到的fin大小来确定输入信号周期数M（满足相干采样），M也代表了输入信号在fft的第几个bin上。做FFT要注意相干采样，以及采样时间要是输入信号周期的整数M倍仿真时设置输入频率为 7/64*100MHz，而非10Mhz（这样会泄露，前一个值才是符合相干采样下的fs）。设置FF ...; 469 次阅读|0 个评论热度 16

分享综合前使用leda进行语法检查: 18222691126 2024-2-21 17:26; 需要以下三个文件： leda.tcl project_new leda_test.pro project_specify_options -format verilog -severity warning -macro GTECH -version 01 read_verilog -f rtl_list current_design digital_top elaborate checker_set_design_constraints -top digital_top run gui_start rtl_list +define+DW ...; 232 次阅读|1 个评论热度 11

分享 Vim生成一列连续按规则递增递减的数字【q记录器的使用】: 18222691126 2024-2-21 15:28; 示例: 生成一列待赋值数组，数组角标+1递增本示例：第零行 array = ; 第一行 array = ; 第二行 array = ; … 直到：array = ; 前提：vim打开待编辑文本，先将光标定位到要操作行，并保证vim处于普通模式（normal模式），然后按顺序执行以下命令： ———————————————— ...; 302 次阅读|0 个评论热度 10

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