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分享 Vivado中新建工程或把IP搭建成原理图(转)
菜鸟要飞 2017-5-9 09:49
上一节说了怎么建自己的IP,下面把自己的设计方案用IP的方式搭建成原理图。 1、新建project 2、选择芯片型号xc7z020clg400-1 3、既然vivado是按照IP原理图来设计的,首先是要添加block 4、直接从IP Catalog中选择想要的IP模块 5、这里我添加了cpu核,axi-bram控制器,bram,pll时钟器,中断 ...
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分享 Vivado中新建工程或把IP搭建成原理图(转)
菜鸟要飞 2017-5-9 09:49
上一节说了怎么建自己的IP,下面把自己的设计方案用IP的方式搭建成原理图。 1、新建project 2、选择芯片型号xc7z020clg400-1 3、既然vivado是按照IP原理图来设计的,首先是要添加block 4、直接从IP Catalog中选择想要的IP模块 5、这里我添加了cpu核,axi-bram控制器,bram,pll时钟器,中断 ...
1822 次阅读|0 个评论
分享 setup time 和hold的坎坷路程。
汗点瓷 2017-5-6 14:21
好记性不如烂笔头。 1.D触发器生而具有setup time 和hold time: 因为器件内部net delay !=0 logic device delay !=0;所以setup time和hold time就成了D触发器的衍生品。 2.对于画过layout的人来说理解起来比较容易: 实际上D触发器内部的结构类似于 ...
1195 次阅读|0 个评论
分享 linux命令行产生随机数的方法
sh-sh 2017-5-6 09:37
linux命令行产生随机数的方法 用perl产生: perl -le 'print map { sprintf q|%X|, rand(16) } 1 .. 72' 参考自下面的链接: https://www.effectiveperlprogramming.com/2011/01/create-random-strings/ 用python产生: python -c 'import random ; print "".join(map(lambda t: format(t, "02X"), ))' ...
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分享 电动车小家电大电流降压芯片 25-180V全兼容输出5V 2A 12V 3A
mk008 2017-5-5 18:01
中广芯源专业电源方案系统服务商,小家电电源方案,工业辅助电源方案,智能LED调光电源驱动IC,功率:30W以内,有针对性的方案提供产品特色降低系统成本,提高设计灵活性。 1 220V降压12V/24V输出功率更大以适应更高功率的应用 2 非隔离电路无需变压器,外围电路更简单 3 节约外围元件成本 4 完全集成的缓启动电路降低 ...
554 次阅读|0 个评论
分享 交流220V降压直流5V/12V 24V 2A 不需要变压器mk99
mk008 2017-5-5 18:00
中广芯源专业电源方案系统服务商,小家电电源方案,工业辅助电源方案,智能LED调光电源驱动IC,功率:30W以内,有针对性的方案提供产品特色降低系统成本,提高设计灵活性。 1 220V降压12V/24V输出功率更大以适应更高功率的应用 2 非隔离电路无需变压器,外围电路更简单 3 节约外围元件成本 4 完全集成的缓启动电路降低 ...
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分享 高效率无变压器降压小家电电源方案25-180V转5V 2A 12V 3A 24V 2A
mk008 2017-5-5 18:00
中广芯源专业电源方案系统服务商,小家电电源方案,工业辅助电源方案,智能LED调光电源驱动IC,功率:30W以内,有针对性的方案提供产品特色降低系统成本,提高设计灵活性。 1 220V降压12V/24V输出功率更大以适应更高功率的应用 2 非隔离电路无需变压器,外围电路更简单 3 节约外围元件成本 4 完全集成的缓启动电路降低 ...
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分享 miscellanous
imicman 2017-5-5 08:40
鸳鸯双栖蝶双飞,满园春色惹人醉。悄悄问圣僧,女儿美不美,女儿美不美。 说什么王权富贵,怕什么戒律清规。只愿天长地久,与我意中人儿紧相随。爱恋伊,爱恋伊。愿今生常相随。 有故事的历史文化英语成语诗词 社交交际 真实 苍凉 内涵 思想的潮流 商业前沿 科技前沿 ...
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分享 timing loop
msrgr 2017-5-4 16:14
vivado warning, wire信号陷入循环赋值。 解决:检查赋值或改为reg类型。 同样的问题会引起modelsim出错: this error usually indicates that ModelSim is stuck in an infinite loop. In VHDL, this can happen when a signal is placed in the sensitivity list and this signal is changed in the process. The sig ...
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