日志
setup time 和hold的坎坷路程。
| ||
好记性不如烂笔头。
1.D触发器生而具有setup time 和hold time:
因为器件内部net delay ！=0 logic device delay ！=0；所以setup time和hold time就成了D触发器的衍生品。
2.对于画过layout的人来说理解起来比较容易：
实际上D触发器内部的结构类似于两级缓存，第一级缓存的衍生品是hold time，第二级的衍生品是setup time
3.关于hold /setup time的具体解释要配合图解：
首先要了解D触发器的内部结构，是管子级的内部结构。
附件图1是我DIY的一张D触发器内部结构图。
这是一个下降沿触发的D触发器，基本原理是，当ck由1变0，A点的数据经过三个
反相器直接传到Q(输出端)，同时封锁输入端D，当ck由0变1时，最后一个传输门
维持了ck在1期间Q的输出不变。完成一个周期中只有ck由1变0才能导致Q发生改变的任务------下降沿触发。
能理解D触发器的内部结构，工作原理，理解起setup hold time的产生以及为何
会有负值，简直是小case.
附件1 2 3 是setup hold 那被嫌弃的一生。
1 2 3详细解释了为何setup hold会出现负值的问题
以及为何二者之和必为正值。
1.D触发器生而具有setup time 和hold time:
因为器件内部net delay ！=0 logic device delay ！=0；所以setup time和hold time就成了D触发器的衍生品。
2.对于画过layout的人来说理解起来比较容易：
实际上D触发器内部的结构类似于两级缓存，第一级缓存的衍生品是hold time，第二级的衍生品是setup time
3.关于hold /setup time的具体解释要配合图解：
首先要了解D触发器的内部结构，是管子级的内部结构。
附件图1是我DIY的一张D触发器内部结构图。
这是一个下降沿触发的D触发器，基本原理是，当ck由1变0，A点的数据经过三个
反相器直接传到Q(输出端)，同时封锁输入端D，当ck由0变1时，最后一个传输门
维持了ck在1期间Q的输出不变。完成一个周期中只有ck由1变0才能导致Q发生改变的任务------下降沿触发。
能理解D触发器的内部结构，工作原理，理解起setup hold time的产生以及为何
会有负值，简直是小case.
附件1 2 3 是setup hold 那被嫌弃的一生。
1 2 3详细解释了为何setup hold会出现负值的问题
以及为何二者之和必为正值。
/1 
eetop公众号
创芯大讲堂
创芯人才网