不管什么规模的芯片，核心都是对基础问题的深入思考的能力。

1. SoC片内LDO供电，一般低功耗设计思路

   一颗由电池供电的芯片，没有专门的PMU芯片，内部集成LDO or DC-DC

   原始设计：不考虑低功耗问题，DC-DC、LDO不能关闭，LDO/DC-DC本身就有较大的电

   
   

   加强设计1：增加一个常开弱LDO(不能关闭)，漏电较低，用于整个芯片retention or 局部较低频的工作(例如唤醒逻辑)；LDO可以控制关闭，用于normal opration; 若芯片规模不大，强LDO本身漏电比整个芯片retention漏电还大，即强LDO漏电占主要部分，芯片retention漏电，在弱LDO电压调低后漏电可控到应用可以接受的范围，(例如<1uA), 则可以采用该设计

   
   

   加强设计2：若芯片规模较大，或者工艺等原因导致整个芯片retention漏电很大，不可接受，则应该弄个always-on power domain, 可以直接由BAT供电，这个区域逻辑做的尽量小，其他power domain(s)可以power down, 这样最低功耗模式漏电可以进一步做低。

   
   

   加强设计3：若认为加强设计2漏电仍太大，如果工艺选定以后，注意这个太大可以有两个方面来减小，一个是always-on gate count, 一般在加强设计2已经做到极限了；二个是always-on是由battery直接供电的，漏电较大(例如4.2V电池, 在温度较高时，漏电5uA)，则可以在always-on 内部再设计一个弱LDO, 弱LDO本身漏电500nA, 但是always-on gates供电由4.2V 降低到1.1V，gates漏电降低到 100nA, 这样totally 漏电只有600nA.

   
   

2. PAD默认状态问题

   -- 好几年前第一次接触到某家MCU PAD上电后默认模拟输入态，懵懂无感；

   -- 去年debug某颗SoC芯片，认识到数字输入态情况下，弱外部无有效驱动(0 or1), 处于floating中间电平，则芯片内部MOS管会漏电(不管先看到的inverter/buffer 还是由模拟搭建施密特输入电路)

   -- 今年深入理解test很多基本流程，再次深入1149.1, 在思考boundary scan test时突然再次想到这个问题。

       想到这一步，由懵懂无感，进化到了理由充分，的确如此。

  3. 关于RC32K时钟在低功耗状态下，供电电压变化(由弱LDO供电)，导致输出频率偏差。

     - 可以给RC32K专门准备一个弱LDO给其供电，这样就解决了问题。

     代价：额外的弱LDO

     回报：准确的RC32K，准确的唤醒时间

  总结：很多问题主要不是难，而是要想到那一步，然后把很多动作形成闭环。