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Spartan-6触发器控制信号的扇出数量统计方式
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本文摘自公司内部培训文件，对网页版阅读效果不满意的同学可下载：
Spartan-6的一个Slice中包含8个触发器（FFs），每个触发器包括两个控制信号：CE、SR（只能用作Reset或Set之一），但这8个触发器共用控制信号输入端口，这一特性限制控制信号不同的触发器在布局（Map）时，不能优化入同一Slice，正是基于此，Xilinx推荐对于低扇出的触发器控制信号在代码编写时尽量吸收进触发器D输入端之前的LUT中，并在XST的综合属性选项中提供配置项，让XST综合时自动将低扇出的控制信号吸收进触发器D输入端之前的LUT中，如下图：
但是，对于设计中大量使用的门控型总线数据，即满足某种条件时寄存一组总线数据，采用FDE的设计方式更有利于控制CE信号的扇出数量，基于此思路，特别试验，代码如下，其中DBUF_DOUT、CFGR_BUF即为32-bits的总线型数据：
布局后，查看XST的Map Report中的Control Sets章节，如下图：
可以看到，CFGR_BUF[31:0]这组总线数据采用8个Slices实现，每个Slice使用4个FFs，符合设计预期。
查看PAR后的Static Timing报告，可以看到，Static Timing报告中对CFGR_BUF_CE信号的扇出数量统计为9，即每个Slice的CE输入端口统计为一个信号扇出，符合设计预期，如下图：
综合Xilinx用户手册介绍的原理和实际试验结果，可以得出如下结论：XST在对Spartan-6布局布线时一个Slice的SR、CE输入端口统计为一个信号扇出负载。
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发表评论 评论 (3 个评论)
- 回复 fengbohan1
- 大佬，我有两个地方不太懂。希望能解答一下
1，”推荐对于低扇出的触发器控制信号在代码编写时尽量吸收进触发器D输入端之前的LUT中“这句话可以理解成尽量让低扇出的触发器控制信号一样吗？
2，''CFGR_BUF[31:0]这组总线数据采用8个Slices实现''，“每个Slice的CE输入端口统计为一个信号扇出。”根据这两句话，CFGR_BUF_CE信号的扇出不应该是8吗为什么会是9呢？
- 回复 innovation
- 问题1：“这句话可以理解成尽量让低扇出的触发器控制信号一样吗？”
fengbohan1: 大佬，我有两个地方不太懂。希望能解答一下
1，”推荐对于低扇出的触发器控制信号在代码编写时尽量吸收进触发器D输入端之前的LUT中“这句话可以理解成尽量让低扇 ...
我不太赞同这样理解。低扇出的触发器控制信号通常来自于我们设计的原始逻辑需求。就是某个信号只能用作非常少的触发器的控制信号，将其用作其它触发器的控制信号将违背我们的逻辑需求。所以，如果以控制信号本身为出发点，强行提高它的扇出数量，通常会改变我们原始的逻辑关系。
问题2：这个没有什么特别的原因，就是ISE软件对某个信号的扇出数统计时，将这个信号本身的触发器也算作了一个扇出。后面再接8个slice，加上信号自身的1个，就是9个。
- 回复 fengbohan1
- 谢谢解答！
innovation: 问题1：“这句话可以理解成尽量让低扇出的触发器控制信号一样吗？”
我不太赞同这样理解。低扇出的触发器控制信号通常来自于我们设计的原始逻辑需求。就是某个信 ...
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