随着晶体管尺寸的不断缩小，为保证栅控能力，需要维持足够的栅电容，因此要求栅氧厚度继续减薄。然而，当栅氧物理厚度减薄到低于 1.5nm时，由于直接隧道效应指数级增加，器件漏电随之大幅增加，从而导致器件无法实际工作。通过将相对介电常数（Relative Dielectrie Constant） 远大于 SiO2（K大约3.9）的高K栅介质材料导入集成电路工艺，如HfO2(相对介电常数为 24~40），可以在保证等效栅氧厚度（Equivalent Oxide Thickness, EOT)持续缩小的前提下，使栅介质的物理厚度相对较大，以抑制栅泄漏电流。然后用TaN、TiN 、TiAI、W 等金属合金或化合物叠层结构取代多晶硅栅，金属叠层具有功函数调节和降低电阻率等作用，可避免多晶硅栅的耗尽效应，同时保证高k栅介质材料与金属栅有较好的接触效果。

        目前，高K栅介质与金属栅极技术已广泛应用于 28mmn 以下高性能产品的制造，它在相同功耗情况下可以使集成电路的性能大幅度提高，泄漏电流大幅下降。高K金属栅的应用经历了较长的探索过程：在很长的时间里，晶体管的栅氧化层都是采用高温干法或湿法热氧化硅形成氧化层；后来为了提高 氧化层的介电常数，在氧化过程中掺入N元素形成 SiON栅介质层；随着栅多晶硅厚度的降低，不仅导致电阻变大，还列起器件延迟和栅耗尽效应。在此背景下，在28nm这个工艺节点，工业界大多开始使用 HKMG(High-k Metal Gate) 作为超大规模集成电路的标准工艺，虽然性能得到大幅提升，但也大大增加了工艺复杂度。        

        由于HKMG与 Poly/SiO2的 MOSFET结构有很大的不同，导致整个器件的工艺条件发生巨大变化，而且大量的 IP 核需要重新设计。 在最初的工艺开发阶段，业内存在两种制作HKMG 结构晶体管的工艺技术路线，分别是 Gate-First（先栅极）工艺和 Gate-Last（后栅极）工艺。 Gate-First 工艺相对简单，但是 p-MOS 阈值电压很难控制；而 Gate-Last 工艺比较复杂，但它可以有效地调节栅极材料的功函数值，方便调节阈值电压，还可以在p-MOS 的沟道实现改善沟道载流子迁移率的硅应变力。在同时兼顾高性能与低功耗的情况下（如手机应用处理器和基带芯片等），Gate-Last 工艺逐渐取得优势，是目前大规模生产中的主流工艺。

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