刚刚在极客时间看了一篇博文——《工程师个人发展指南》之《专业化》，很有感触，来总结一下我的专业化缺失部分。

1. 过于追求完美

    我常花很多时间去研究底层的问题，比如工艺porting时我会去对比每个器件的强弱变化，寄生电容变化，mismatch和噪声变化。这是好的，但是我常常陷入过多的思索，比如gm/id 和vdsat该用哪种方法选择尺寸。或者我看到finfet DIBL的变化，就会去扫描它和planar工艺的vds-id vgs-id。另外我还曾陷于vdsat含义的追踪，花了很长时间。
    这些东西长远看都是有用的，短期看都是用不上的。 怎么办呢？ 给自己定一个时间点，适时收力。

2. 害怕写后仿save_probe脚本

    倒不是不会，因为我常被小细节吸引，好多节点都想去看，且举棋不定（既怕有些东西没看到，又怕保存太多仿真慢），导致我写脚本很慢，有时候甚至遥遥无期，这是应该改掉的；

3. 内心抵制一些仿真项

    比如我很抵制topsim、top信号走线寄生联仿，认为这些工作低效而无用。我的关注点过于“内”化，但芯片的问题往往出在模块接口处或模块外部。比如最近我们出了一个问题，就是top ibias偏差很大，作为用户，我的dac成为了受害者，如果我能在layout看出match很差这一点，可能就会避免一次eco；

    一位前辈曾经说过，仿真条件多么苛刻都不过分，因为它可以预警潜在问题。

4.  因偷懒而忽略layout细节

    以前我都是自己layout，后来有了专门的layout工程师帮助，我的颈椎得到了休息。（如果不考虑身体情况，我仍热爱自己画版图。）但就工作本身而言，如果不能和layout工程师密切配合，结果就是1+1<2。1+1<2有两种体现，一是不满意layout，但说的不够及时，导致layout返工多次；二是特别小的细节问题没发现，导致芯片出现某种不良。

    这两种不好的表现都是因为沟通和思考的懒惰。有些版图问题，电路设计者也没有及时想清楚，于是懒惰和不负责任地把决策权交给layout工程师。

    人们总是想方设法逃避最艰苦的思考，为此，他们愿意做任何事情。

5. 害怕去做digital timming和analog setup time检查

    我怕做关于时钟时序检查，想来是因为大脑中难以保存那么多时钟树节点，导致常常陷于混乱，特别是后仿+corner，那么多的节点，让我觉得我没有能力去关注每个细节，于是我放弃了。

    在没有真正深入工作之前，其实我没有资格说那个事情困难。我再次告诫自己，那些困难的事情，不过是因为复杂。这个世界真正困难的事是细分之后依然出现时间或空间能力失衡的事，比如挟泰山以超北海。

6. 害怕推导z域传函

   对sc电路，我缺乏专业思考和训练。

7. 轻易给出不成熟结论

    比如对于adc往mem里存数据，所需mem的大小，我没有经过深入思考就给出一个值，往往过大或过小；

8. 误以为流片过的电路，自己都懂

    流片没有问题，不代表全部电路原理都能想清楚。久之，会出现盲目自大，自以为能做很多电路，实际眼高手低。

9.  质疑模拟电路职业前景，却没有实际行动

         模拟电路设计方法确实越来越成熟化了，但在工作中我常常不得不做一些很没技术含量的调参数工作。如果说模拟电路要发展，就必须避免一个人明知自己所做的事情低效和缺少思考深度，却又不得不做。 如果能用计算机逻辑来执行调参这个步骤，人就可以解放出来，做更有创造力的工作。

         解放生产力，人人有责。