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关于SAR ADC设计的注意事项

热度 12已有 7284 次阅读| 2017-4-7 10:06 |系统分类:芯片设计

天气: 阴雨

心情: 平静

一年多前设计的一个10bit 100kSPS SAR ADC，是作为练手的第一个ADC，测试结果只能算是符合SPEC。最近跟别人交流Redundancy SAR，想起了一些共同的注意事项，大概列一下：

1针对mismatch reduced INL的计算已经明确，在不考虑电容Space和其他一些面积开销的前提下，使用classic的二进制电容形式，相比于bridged cap形式，更省面积。
In reality，由于MIM电容的下极板VIA及FAB的SPACE要求，binary cap的形式未必更省面积。
这时可以考虑各种形式的MOM，由于SPACE是最小线宽，可以大大减少面积，同时由于单件电容小，利于增加速度。问题是寄生，layout&Route的影响非常明显，由于电容变小，寄生对Gain Error的影响也明显增加。电容的摆放和连线的trade-off还没有一个比较好的定论。电容不用common centric，连线会简单点。即使是用MIM电容，Layout的规划可能也是设计过程中比较花时间的step。
Redundancy只能改善由于速度不够引起的error，增加静态特性的性能需要calibration。目前了解的calibration对输入信号有一定的要求。
只用latch作用comparator，还不知道如何控制offset。care offset的基本都用pre-amplifier&AZ，这样子静态功耗就下不去了，那些各种各样降低逐次比较过程中的动态功耗的方法也就没什么用。