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PCIe 6.0规范最终版正式发布!带宽创纪录,增至256GB/s

热度 10已有 489 次阅读2022-1-12 12:26 |系统分类:芯片设计

1月11日,PCI-SIG组织正式发布了期待已久的 PCI Express 6.0 最终 (1.0) 规范。延续了以往惯例,带宽速度继续增倍,,使其在每个方向上达到 8GB/秒,x16下可达128GB/s(单向),由于PCIe技术允许数据全双工双向流动,因此双向总吞吐量就是256GB/s。

随着规范的最终版本的批准,该组织预计第一批商业硬件将在 12 到 18 个月内投放市场,这实际上意味着它应该在 2023 年开始出现在服务器中。

PCI Express 于 2003 年首次推出,今天的 6.0 版本基本上标志着该技术的第三次重大修订。PCI Express 6.0 于 2019 年夏天首次发布,顾名思义,是当前一代 PCIe 5.0 规范的直接后续产品。PCI-SIG 的目标是大约每 3 年将 PCIe 带宽翻一番,一旦 5.0 规范完成,PCI-SIG 几乎立即着手开发 PCIe 6.0,寻找再次将 PCIe 带宽翻倍的方法。这些开发工作的产物是新的 PCIe 6.0 规范

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回到技术本身,PCIe 6.0被认为是PCIe问世近20年以来变化最大的一次。坦率来说,PCIe4.0/5.0都是对3.0的小修小改,比如依然采用基于NRZ(Non-Return-to-Zero)的128b/130b编码。

为了使带宽再次翻倍,PCI-SIG彻底颠覆了信号技术,从一开始就使用的不归零 (NRZ) 技术转向PAM4脉冲调幅信令,1b/1b编码,单个信号就有能四种编码(00/01/10/11)状态,比之前翻番,允许承载最高30GHz频率。不过,由于PAM4信号比NRZ脆弱,所以配套上马了FEC前向纠错机制,纠正链路中的信号错误,保障数据完整性。 

通过将 PCIe 链路的速度提高一倍,PCIe6.0 实现了带宽速率的全面加倍。X1 链接从 4GB/秒/方向提高的到 8GB/秒/方向,并且对于完整的 x16 链接一直扩展到 128GB/秒/方向。对于已经缝合给定宽度的链路的设备,额外的带宽意味着总线限制的显着增加;同时,对于尚未使链路饱和的设备,PCIe 6.0 提供了减少链路宽度、保持相同带宽同时降低硬件成本的机会。

关于PAM4,我们在首次宣布 PCIe 6.0时就曾介绍过,现在简单引用如下:

PAM4使用4个信号电平,而不是传统的0/1高/低信号,因此信号可以编码四种可能的两位模式:00/01/10/11。这使得PAM4可以携带两倍于NRZ的数据,而不必将传输带宽加倍,对于PCIe 6.0而言,这将导致频率约为30GHz。

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PAM4本身并不是一项新技术,但到目前为止,它一直用于超高端网络标准的领域,如200G以太网,其中可用于更多物理信道的空间量更加有限。因此,业界已经拥有多年使用信号标准的经验,并且随着自身带宽需求的不断增长,PCI-SIG决定将其引入以下一代PCIe。 

使用PAM4的权衡当然是成本。即使具有更高的每Hz带宽,PAM4目前在从PHY到物理层的几乎每个级别实施的成本也更高。这就是为什么它没有风靡世界,为什么NRZ继续在其他地方使用。 

同时,由于额外的信号状态,PAM4信号本身比NRZ信号更脆弱。这意味着,在PCIe的历史上,除了PAM4之外,标准还首次引入前向纠错(FEC)。前向纠错是一种通过提供恒定的纠错数据流来纠正链路中的信号错误的方法,并且它已经普遍用于数据完整性至关重要且没有时间进行重传的情况下(例如作为DisplayPort1.4 w / DSC)。虽然到目前为止还没有必要使用FEC,但PAM4的脆弱性将改变这一点。包含FEC不应该对最终用户产生明显的影响,但对于PCI-SIG来说,这是另一个需要应对的设计要求。特别是,需要保证FEC实现是低延迟的。特别是,值得注意的是,FEC 还与循环冗余校验 (CRC) 配对,作为防止误码的最后一层。即使在FEC 仍然未能通过CRC(因此仍然是损坏的)的数据包将触发数据包的完全重传。

因此,切换到PAM4的结果是,在不增加频率的情况下增加传输的数据量,不会提高信号损耗要求。PCIe6.0将与PCIe 5.0具有相同的36dB损耗,这意味着虽然该标准没有正式定义走线长度,但是PCIe6.0链接应该能够达到PCIe5.0走线的长度。

然而,即使进行了这些更改,如前所述,PCIe6.0完全向后兼容早期标准,这将适用于主机和外围设备。这意味着在某种程度上,芯片设计人员基本上将实施两次PCIe:一次用于NRZ,另一次用于PAM4,这将在物理层(PHY)处理。 

引入FLIT 编码流量控制 

除了 PAM4 和 FEC,PCIe 6.0 的最后一项主要技术补充是它的流量控制单元(FLIT) 编码方式。不要与物理层的 PAM4 混淆,FLIT 编码用于逻辑层,将数据分解为固定大小的数据包。通过将逻辑层移动到固定大小的数据包,PCIe6.0 能够实现FEC 和其他纠错方法,因为这些方法需要所述固定大小的数据包。FLIT编码本身也不是一项新技术,但与PAM4 一样,本质上是从已经使用的高速网络领域借来的。而且,根据PCI-SIG,它是规范中最重要的部分之一,因为它是启用(持续)具有FEC 的PCIe 低延迟操作的关键部分,并且允许非常小的开销。总而言之,PCI-SIG认为 PCIe 6.0编码是一种 1b/1b 编码方法,

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由于它更像是一个启用部分而不是规范的一个特性,因此FLIT 编码对用户来说应该是相当不可见的。然而,需要注意的是,PCI-SIG认为 FLIT 编码在某种意义上也被向后移植以降低链路速率非常重要/有用。一旦在链路上启用 FLIT,链路将始终保持FLIT 模式,即使链路速率协商下降。因此,例如,如果PCIe 6.0 显卡要从64 GT/s (PCIe 6.0) 速率下降到2.5GT/s (PCIe 1.x) 速率以节省空闲时的电量,则链路本身仍将是在FLIT 模式下运行,而不是回到完整的PCIe 1.x 样式链接。这既简化了规范的设计(不必重新协商超出链路速率的连接),又允许所有链路速率受益于FLIT 的低延迟和低开销。

与往常一样,PCIe 6.0 向后兼容早期规范;因此旧设备将在较新的主机上运行,而较新的设备也可在较旧的主机上运行。此外,目前的连接器形式仍然受到支持,包括无处不在的PCIe 卡边缘连接器。因此,虽然对规范的支持需要内置到新一代设备中,但它应该是一个相对简单的过渡,就像前几代技术一样。

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不幸的是,PCI-SIG 无法为我们提供太多指导,说明这对实施意味着什么,特别是在消费者系统中——该小组只是制定标准,由硬件供应商来实施。因为切换到PAM4 意味着给定走线长度的信号损失量没有增加,从概念上讲,放置PCIe 6.0 插槽应该与放置PCIe 5.0 插槽一样灵活。也就是说,我们将不得不拭目以待,看看AMD 和英特尔在未来几年会设计出什么。

总结

随着 PCIe 6.0规范最终完成,PCI-SIG 告诉我们,根据之前的采用时间表,我们应该会在12 到 18 个月内看到符合 PCIe 6.0的硬件上市。实际上,这意味着我们应该在明年看到第一个服务器设备,然后可能再过一两年用于消费设备。

原文

https://www.anandtech.com/show/17203/pcie-60-specification-finalized-x16-slots-to-reach-128gbps

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