另一类的容易忽视的静态大电流

         作者:贾柱良

在芯片流片之后，需要测试芯片的静态漏电流的设计是否达标，如果芯片的静态电流过大，比如应用到手机、笔记本电脑等需要电池供电的芯片会严重的影响待机时间，使芯片的在市场竞争处于不利地位，所以静态功耗需要慎重考虑。

    本人在五年前负责后端设计的一个SOC芯片，该芯片嵌入了SRAM、eeprom等模块，芯片的前后端设计和验证都非常充分，而且在FPGA板上验证都没有问题，可谓是万事具备只欠东分，就等芯片流片回来测试，工夫不负有“芯人”，芯片流片回来，所有的功能测试在测试工程师的一个个不同的测试向量在芯片，非常的顺利。不同的worst 、type 、 best corner都能正常通过，可谓时序功能双丰收。

在测芯片的AC参数如PAD的高低电平，也达到设计指标。而该测试的芯片的静态漏电流也达到了指标的10uA.大伙都认为设计非常的成功。但是在芯片在可靠性测试和成品率分析中发现了问题，有的芯片的最大漏电流达到300uA,最小的漏电流2uA,而且从测试芯片的概率来分析成线性分布。

发现了使用了各种不同的上电顺序如先1.8v后3.3v所有的输入都接固定的电平如VDD或者VSS，却保所有的双向PAD为输出状态，目的是防止输入为悬空状态，而导致漏电流变大。但是芯片漏电流大的还是大，漏电小的还是小。于是我联想到是不是foundry厂家生产良率问题造成的？我就这问题还专门的咨询个foundry,厂家也给我提了很多建议，如查看生产后的PCM参数，如厂家在wafer上有选择抽区10个检测点，如果有一到两个PCM 参数有少量的失真属于比较正常的设计范围。找到了生产后foundry产家寄回来的PCM 参数表，下载产家网站上生产前的PCM参数，仔细的对比只有一个测试点有一个NMOS的域值电压有点超标。后来打听与我们一起做MPW的所的设计的芯片，他们的芯片在静态电流上非常正常，与设计的指标uA级的，上下波动不超过2uA。这样有排除了foundry生产上的良率可能造成的问题。

  在漫长的测试和讨论，前端与后端设计工程师都认为自己的设计没有问题，甚至都在心底都怀疑对方设计存在不足，只是没有上升到公开的台面上的争吵。后来在绝望中，又想到了一个方法，那就是做EMMI（也就是微光拍照），微光拍照是在上海宜硕做的，照片寄回来，果然在漏电流最大的几个芯片存在亮点，而且亮点的位置在同一个位置，补充说明有亮点说明有大的漏电流。从亮点的所在芯片的位置是在数字逻辑上，而不是在芯片的模拟位置，如果是模拟部分那还好说，如有大电流的比较器或者放大器，本身会存在PMOS和NMOS同时道通导致短路电流。如果短路电流比较大如超过80uA，也会在EMMI上也会拍出来。既然出在数字电路门电路上，那么只有两种可能导致大电流：

情况1：在该区域的MOS版图设计没有满足foundry给出latch up的设计规则，而导致MOS由于寄生的三极管发生了正反馈电流急剧增加。而正反馈是不受控制的直至MOS被损坏。

情况2：有可能该数字门电路的输入端悬空，有可能导致PMOS和NMOS同时导通，存在短路电流，如果MOS管的尺寸越大表现出来的漏电流就越大。

从本能上，我首先要怀疑的后端版图是不是出了问题，根据照片上的亮，通过照片上可见的顶层和模糊的下层的比较大的stripe金属电源地，定位出来的逻辑门器件是一个比较大驱动的BUF单元，我看了版图的加了足够的well tap 和sub tap ,且所有BUF的MOS管单元离tap的距离不超过20微米，我可以肯定不可能发生在版图上发生latch up 效应的。假设如果整的发生了 latch up，因为latch up是受控制的，那么在功能测试上一定为表现出该单元的逻辑功能会失效，而且是永久性的，是不可能恢复的，直到该区域的MOS器件被烧毁，除非及时关掉电源，只要上电就回发生。但是逻辑功能上分析该BUF单元影响的逻辑功能并没有出错啊，而且在高温下测试该功能也正常，从latch up角度分析越是高温就越容易发生 latch up.所以更进一步的正式不是latch up 导致的大电流。

 那么另一种可能是BUF的输入是悬空，导致电流从VDD经过PMOS  NMOS 到GND上的大短路电流。从亮点上的BUF的第一个反向器的尺寸比较大，我又用SPICE仿真，在GND和NMOS管加了一个1K欧姆的电阻，在输入模拟的加上一个不确定的逻辑状态的电压，最大的漏电流测试有80uA左右，符合EMMI亮点的所需电流的条件。那么就追BUF的输入是从何而来，最后查出是连接eeprom的输出，那么是不是eeprom的输出是不是有Z的高阻，找电路人员分析了eeprom的说明文档确实有输出Z的状态，且受OEN信号控制，但 OEN为高时输出为高阻，碰巧的是给出测试漏电流条件OEN始终没有为高，因为在高阻buffer的电压是随机分布的，在测试漏电流统计分布存在最大和最小之间随机大小的电流。好家伙问题找到，后来前端工程师修改了测试向量，在测漏电流是eeprom的OEN为低使eeprom的输出为稳定的逻辑状态，果然芯片漏电有300uA的芯片有回到了2uA漏电流。这个看起来简单的问题，如果在设计中不注意的话，会带来比较大的麻烦，其实在后端工程师也是有责任的，如果仔细的查看文挡，可以在象SRAM  EEPROM的输出有高阻的pin第一级单元选用尽量小尺寸的mos门器件，即使有高阻导致短路电流，但也是很小的。

总结，芯片设计前后工程师需要良好的沟通，弥补各个层次方面知识的不足，尽可能多提出些可能存在的风险性的问题。这样才能做出好的芯片。