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IC设计之《可测性设计及DFT软件的使用》,共49页,可打印,快来领取吧~~~ ...

已有 583 次阅读2021-11-4 18:09 |个人分类:IC设计、IC验证|系统分类:芯片设计| 芯片设计

可测试性设计(英语:Design for Testability, DFT)是一种集成电路设计技术,它将一些特殊结构在设计阶段植入电路,以便设计完成后进行测试。


任何一项技术或岗位的兴起,都对应于业内的需求。而可测性设计的出现就是为了检测到芯片量产过程中出现的带有各种制造缺陷的片子,从而为顾客提供性能更稳定的产品,降低DPPM(每百万芯片缺陷数量),从而为公司产品保证良好的口碑。

大家好,慕容老师今天继续来给大家分的DFT相关的资料啦!今天要为大家分享的资料是《可测性设计及DFT软件的使用》。团长为了你们就把教程给整理好了,快来看看吧~ 如有侵权,请联系删除哦~

可测试性设计 DFT

 

Design--实现特定的辅助性设计,但要增加一定的硬件开销

For testability--利用实现的辅助性设计,产生高效经济的结构测试向量在ATE上进行芯片测试。


着芯片的制程越来小, 芯片产业的规模越来越大,对芯片的测试也就变得越来越困难。

而测试作为芯片尤为重要的一个环节,是不能忽略的。DFT也是随着测试应运而生的一个概念,目前在芯片设计中都离不开DFT。


DFT的核心技术


1. 

扫描路径设计(Scan Design)

扫描路径法是一种针对时序电路芯片的DFT方案.其基本原理是时序电路可以模型化为一个组合电路网络和带触发器(Flip-Flop,简称FF)的时序电路网络的反馈。


Scan 包括两个步骤,scan replacement和scan stitching,目的是把一个不容易测试的时序电路变成容易测试的组合电路。




2. 

内建自测试(Bist)

内建自测试(BIST)设计技术通过在芯片的设计中加入一些额外的自测试电路,测试时只需要从外部施加必要的控制信号,通过运行内建的自测试硬件和软件,检查被测电路的缺陷或故障。和扫描设计不同的是,内建自测试的测试向量一般是内部生成的,而不是外部输入的。内建自测试可以简化测试步骤,而且无需昂贵的测试仪器和设备(如ATE设备),但它增加了芯片设计的复杂性。




3. 

JTAG

JTAG (Joint Test Action Group,联合测试工作组)是一种国际标准测试协议(IEEE 1149.1兼容),主要用于芯片内部测试。 JTAG的基本原理是在器件内部定义一个TAP(Test Access Port,测试访问口)通过专用的JTAG测试工具对内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起,形成一个JTAG链,能实现对各个器件分别测试。



4. 

ATPG

ATPG (Automatic Test Pattern Generation)自动测试向量生成是在半导体电器测试中使用的测试图形向量由程序自动生成的过程。测试向量按顺序地加载到器件的输入脚上,输出的信号被收集并与预算好的测试向量相比较从而判断测试的结果。



…………

一 共 49 页


好了,说了那么多,其实就希望大家能够多多了解关于半导体方面的内容。

小伙伴们赶快私信助教老师了解更多关于半导体方面的内容,现在就开始咨询了解起来吧!


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