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深亚微米工艺中MOS器件的版图效应

已有 223 次阅读| 2024-8-21 11:57 |个人分类:layout|系统分类:芯片设计

随着工艺尺寸进入深亚微米,对MOS管有影响的两种效应也越来越大,分别是WPE(阱边界效应)和STI(浅槽隔离压力效应)


1、WPE(Well Proximity Effect)阱边界效应

影响:当一个MOS管靠近它所在的阱边沿时,其阈值电压会升高(器件的阈值电压受阱参杂区的参杂浓度影响),从而导致其传输特性与其他普通MOS管不同;

避免WPE效应:在需要严格对称的器件四周延伸阱区,一般来说距离阱边沿3.5um的器件可忽略WPE效应,要求高的场合需要延伸至10um;


2、STI(Shallow Trench Isolation)浅槽隔离压力效应

影响:该效应只作用于MOS管的L值方向,STI沟槽中填充的是隔离介质氧化物(二氧化硅介质),由于硅衬底和隔离介质氧化物的热力膨胀系数不同,导致STI会产生压应力会对器件两侧的有源区产生挤压,有源区受到挤压,空穴迁移率增加而电子迁移率减少,PMOS管电流随STI效应增强而上升,NMOS管电流随STI效应的增强而下降,从而改变器件特性,MOS管受到STI影响的特性包括阈值电压和饱和电流;STI并不只存在于阱边沿,在独立源漏的器件两侧也会生成STI;

避免STI效应:在最外侧的管子外再添加一个L=1以上的管子,L为1意味着加上这个器件本身的有源区,一般来说可使内部管子距离STI达到1.6um以上,要求高的场合可选择L=2;(图片来自https://blog.csdn.net/qq_30095921/article/details/126349024

image.png

WPE效应可随阱区边沿扩大无限减小,STI效应存在于每个器件周围

版图设计中如何减小STI、WPE效应的影响

  • 优化布局,减少阱个数

  • 关键器件放置在距离阱边沿远的位置

  • 共用源漏降低STI效应

  • 加虚拟器件(dummy device)

电路设计中如何减小STI、WPE效应的影响

image.png

  • 预估SA、SB、SC的值,再进行仿真测试

  • 预先放大或缩小MOS管,PMOS管的电流随SA/SB增大而变小,所以预先放大PMOS,NMOS的电流随SA/SB增大而增大。所以预先减小NMOS

  • 采用倍数关系设计方法(对于对称要求比较高的,如电流镜,差分放大)

  • 不影响电路设计性能的情况下,尽量将PMOS管衬底接电源,NMOS管衬底接gnd,而不要到中间电位,减少阱个数

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