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Verilog中使用case多状态同一操作的方法

已有 867 次阅读| 2021-9-22 11:21 |个人分类:菜鸟の新知识|系统分类:芯片设计| Verilog, Verilog, Verilog

记录下新学习到的内容

Verilogcase多状态同操作的简便写法

不方便的重复写法

case(state)
    'd0: begin
        do something;
    end'd1: begin    
        do something;
    end'd2: begin    
        do something;
    enddefault: begin    
        do otherthing;
    end
endcase


简便写法:

case(state)    
    'd0, 'd1, 'd2: begin        
        do something;    
    end    
    default: begin            
        do otherthing;    
    end
endcase


与C语言的区别,是C语言多状态同一操作是:

switch(state)
{    
    case s1:    
    case s2://(不使用break即可)    
    case s3: do something;    
    default:break;
}

好害怕被各位大佬嫌弃


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