日志
Verilog对中间变量寄存器赋初值
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在仿真时，会遇到模块中寄存器没有被定义成端口的情况，这样就不能在testbench中像端口那样赋初值。但是可用用"."进行模块连接来对任意寄存器赋初值。
例如：
有模块层次如下：
top_tb.v
\
m1.v
/ \
m2.v m3.v
\
reg data;
需要对m3.v中的data赋初值，可用在top_tb.v中写成：
initial
begin
m1.m3.data = 'd0;
end
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