首先，要理解“寄生”元件并不是我们故意设计进去的，而是由半导体物理结构和实际材料、布局布线所固有的。它们就像电路的“影子”，在低频时影响不大，但在高频、高精度或高功率电路中会成为主要矛盾。

1.寄生电容

来源：任何两个有电势差的导体之间，中间被绝缘体隔开，就会形成电容。例如：PN结的耗尽区、金属导线之间、导线与衬底之间、晶体管的各极之间。

l 对电路的影响：

速度限制：电容的充放电需要时间，这会降低电路的开关速度，限制最高工作频率。这是数字电路延迟的主要来源之一。

信号完整性：导致信号边沿（上升/下降时间）变缓，可能引起时序错误。会造成信号之间的串扰（相邻信号线通过互容耦合）。

稳定性问题：在模拟电路（如运算放大器）中，寄生电容可能引入额外的极点，导致相移，使电路产生振荡或不稳定。

功耗增加：动态功耗P=α*C*V²*f，其中C就包含寄生电容。开关频率越高，由寄生电容充放电带来的功耗越大。

l 导致芯片失效/故障：

时序违例：在高速数字电路中（如cpu、SerDes），时钟信号因寄生电容变慢，导致数据无法在下一个时钟周期前稳定建立，造成系统计算错误。

功能失效：例如，使射频电路无法在目标频率上振荡或放大。

2. 寄生电阻

来源：导体材料本身并非理想导体。例如：阱电阻、金属连线电阻（特别是长而细的电源线/地线）、接触孔电阻、扩散区电阻。

l 对电路的影响：

IR压降：电流流过寄生电阻会产生电压降。导致电源电压在芯片内部不均匀。可能使远离电源引脚处的逻辑单元因电压不足而无法正常工作。

功耗与发热：产生 I²R焦耳热，局部过热可能影响器件可靠性甚至烧毁。

信号衰减：对模拟小信号造成衰减，降低信噪比。

噪声：电阻会产生热噪声，降低模拟电路的精度（如运放、ADC）。

RC延迟：与寄生电容共同构成RC电路，进一步加剧信号延迟。

l 导致芯片失效/故障：

电迁移：大电流密度下，金属原子会被电子“吹走”，导致导线开路或与相邻导线短路，这是芯片的致命故障。

闩锁效应：寄生电阻是触发CMOS工艺中闩锁效应的关键因素之一。

电源网络崩溃：严重的IR压降会导致逻辑状态错误（本应输出高电平，实际却为低电平）。

3. 寄生二极管/三极管

来源：在CMOS工艺中，NMOS的源/漏区与P型衬底、PMOS的源/漏区与N型阱会自然形成PN结，也就是寄生二极管。多个阱和扩散区的组合会形成寄生NPN或PNP三极管。

l 对电路的影响：

闩锁效应：这是最危险的效应。当有外部噪声（如ESD、电源毛刺）触发时，寄生的NPN和PNP三极管会形成一个正反馈的“硅控整流器（SCR）”，在电源和地之间产生一个低阻通路，会产生大电流短路，烧毁芯片。

ESD保护：反过来，设计良好的寄生二极管结构是构成ESD保护网络的核心组成部分。

l 导致芯片失效/故障：

闩锁：闩锁效应可在瞬间导致芯片永久性烧毁。在正常电路中，如果寄生二极管被正偏，会导致意外的电流通路，使电路功能失常。

漏电：寄生二极管在反向偏置时存在微小漏电流，影响低功耗电路和模拟电路的精度。在正常情况下应关断的电路之间，可能因寄生三极管的开启而形成意外的漏电流通路。

4. 寄生电感

来源：任何一段导线都存在电感，尤其是封装引脚、键合线、芯片上较长的电源/地线等都会引入寄生电感。。

l 对电路的影响：

电压过冲/下冲：电感上的电流不能突变。当电路高速开关时（特别是IO驱动大负载），V = L * di/dt会产生很大的感应电压。下冲可能低于地电位，过冲可能高于电源电压，这会击穿栅氧，损坏晶体管。

电源完整性：与封装上的去耦电容形成LC谐振电路，在特定频率下产生电源噪声。

稳定性问题：和寄生电容一样，会影响反馈环路的稳定性。

电磁干扰：是产生电磁辐射的主要来源之一。

l 导致芯片失效/故障：

栅氧击穿：电压过冲/下冲的峰值电压可能超过晶体管的耐压值，导致栅氧层被永久性击穿，芯片立即失效。

信号振荡：与寄生电容形成LC谐振电路，导致信号产生振铃，引发接收端误判。

误触发：大的电源噪声可能使逻辑电路产生误触发，

二、如何避免或减轻寄生效应

避免寄生效应是一个贯穿芯片设计、制造、封装和PCB设计的系统工程。

1. 设计阶段：

 l 版图优化：（这是最核心的手段）

匹配设计：对于模拟电路，采用共质心、交叉耦合等版图技术来使寄生效应匹配，抵消其影响。

屏蔽：用电源或地线包围关键信号线（如时钟线），以隔离串扰。

增加接触孔：在电源和地线上尽可能多地打接触孔，降低寄生电阻和电感。

减小电容/电感：使用更短的互连线、增加线间距、使用高层厚金属（电感小）。

减小电阻：使用更宽/更厚的电源/地线，增加电源接触孔的数量。

防止闩锁：严格遵守设计规则：增加保护环来收集少数载流子，加大NMOS和PMOS之间的距离，使用深阱隔离等。

l 电路技术：

使用差分信号、电流模逻辑等对共模噪声（如电源噪声）不敏感的电路结构使用、插入缓冲器驱动长线、谨慎使用容性负载大的电路。

2. 制造与工艺：

使用绝缘体上硅（SOI）工艺，可以从根本上消除许多寄生二极管和三极管，从而避免闩锁。

使用低K介质（降低线间电容）和铜互连（降低电阻）。

3. 封装与系统级：

充分去耦：在芯片电源引脚附近放置不同容值（高频和低频）的去耦电容，为瞬时大电流提供局部能量库，抑制 L * di/dt噪声。

合理的封装：选择寄生电感更小的封装（如BGA、Flip-Chip）。

良好的ESD保护：设计完善的ESD保护电路，防止其触发闩锁或其他损伤。

控制摆率：对于片外驱动电路，适当控制输出信号的边沿速率（Slew Rate），以减小 di/dt。

三、仿真

仿真分为不同层次和阶段：

1. 前仿真：

在电路设计阶段，使用SPICE类仿真器（如Spectre, HSPICE, FineSim）。

ü 设计师会手动添加寄生参数模型，例如在敏感节点添加一个电容或电阻来预估影响。

ü 进行蒙特卡洛分析和corner分析，模拟工艺偏差下寄生参数变化对电路性能的影响。

2. 后仿真：

在完成版图之后，这是最关键的一步。

提取：使用EDA工具（如Calibre, StarRC）对完成的版图进行寄生参数提取。工具会根据实际的几何图形、材料属性，计算出电路中所有节点和连线的寄生电阻（R）、寄生电容（C），对于高频设计，还会提取寄生电感（L），生成一个包含这些寄生元件的、庞大的SPICE网表。

仿真：将这个包含R/C/L的网表反标回电路仿真器中进行仿真。后仿真结果最接近芯片的实际性能，可以准确地预测时序、功耗、噪声、是否振荡等问题。

仿真效果：

Ø 延时增加：后仿真会显示出信号的延迟明显大于前仿真。

Ø 波形畸变：可以看到信号边沿变缓、过冲、下冲和振铃。

Ø 性能下降：模拟电路的增益、带宽、相位裕度等指标会变差。

Ø 功能故障：在极端情况下，仿真可能会直接揭示出因串扰或时序违例导致的逻辑错误。

注意：

对于闩锁效应，有专门的检查工具（LVS检查工具通常包含闩锁检查规则）进行静态规则检查，但也会通过注入电流等方式进行仿真验证。寄生三极管的行为通常隐含在工艺模型文件中，在仿真寄生二极管和闩锁效应时已涵盖。

3. 电源完整性/信号完整性仿真：

使用专用工具（如Ansys SIwave, Cadence Sigrity, Synopsys PrimePower）对整个芯片的电源分配网络进行IR压降和电迁移分析。

对高速串行链路等进行详细的SI分析，仿真信号过冲、下冲、振铃、串扰等。

4. 电磁仿真：

对于射频、毫米波等极高频率的电路，寄生效应已不能用集总参数R/L/C准确描述。需要使用三维电磁仿真器（如HFSS, EMX）将整个结构作为电磁场问题进行全波仿真，得到最精确的S参数模型。

总结：

寄生效应是集成电路设计与生俱来的挑战。优秀的芯片设计师不仅是电路专家，更是“寄生效应管理大师”。通过精心的版图设计、先进的EDA工具进行寄生参数提取和严格的后仿真，才能确保设计出的芯片在真实的硅片上能够可靠工作。忽略寄生效应的仿真，流片几乎注定失败。