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数字前端设计基本电路(2)-- X.5 分频

热度 1已有 271 次阅读2021-8-4 10:37 |系统分类:芯片设计

整数分频概念比较简单,这里暂且略过了。

1.5分频

思路很简单,在3个周期里产生两个脉冲,等效于分频1.5

第一个脉冲很容易实现。计数器2’b00 -- 2’b01 – 2’b10无限循环,最高位就是每三个周期出现一次的脉冲。第二个脉冲要用到一个negedge DFF。两个脉冲OR一下,输出就是1.5分频。

下面是Verilog RTL及波形。

image.png

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2.5 分频

一样的思路,5个周期产生两个脉冲就可以了。

image.png

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其他x.5分频可以按同样的思路类推。

这种分频后的输出有几个“缺陷“,使用的时候要注意。

-        占空比无法做到50-50

-        分频输出有一点jitterJitter来自于两个脉冲上升沿相对于原始时钟的上升沿下降沿,delay是不一样的。原始时钟本身上升沿下降沿的jitter会叠加在上面。

要求不高的场合,这种数字逻辑实现的小数分频输出可以当作时钟用。Jitter要求高的场合,还是要用PLL实现。

发表评论 评论 (2 个评论)

回复 zhh124 2021-9-7 15:00
源头时钟倍频,再加个div2,可以消除上升下降沿带来的jitter
回复 jake 2021-9-8 00:47
zhh124: 源头时钟倍频,再加个div2,可以消除上升下降沿带来的jitter
那样其实就变成了整数分频。
实际中很多时候时钟源无法倍频,工艺,功耗 。。。

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