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  • 居住地云南省 昆明市 呈贡县 吴家营乡

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环境配置经验总结 2023-02-16
Quartus+Gvim+modelsim环境配置详见MDY教材,这里不细说 平时用vscode写verilog,如何配置环境详见: https://blog.csdn.net/qq_38376586/article/details/125 ...
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verilog零散知识点记录(更新中) 2022-10-29
时序逻辑用“ <= ”,组合逻辑用“ = ”;其他情况不存在。 使用 always 设计的信号都定义为 reg 型,其他信 号都定义为 wire 型。 ...
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