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tcl+modelsim自动仿真脚本
njithjw 2016-11-7 00:37
文件: sim.rar
个人分类: FPGA_Verilog|493 次阅读|0 个评论
两段式状态机与三段式状态机
njithjw 2016-11-7 00:09
module fsm_2 ( input clk, input rst_n, input enable, input data_in, output reg ...
个人分类: FPGA_Verilog|380 次阅读|0 个评论
Verilog编程规范
njithjw 2016-11-7 00:07
文件: Verilog编程规范.txt
个人分类: FPGA_Verilog|313 次阅读|0 个评论
浮点数
njithjw 2016-11-7 00:06
个人分类: FPGA_Verilog|194 次阅读|0 个评论
将位宽不固定的数据拼接为固定位宽的数据
njithjw 2016-11-6 23:58
module byte_combine ( input rst_n, input clk, input &n ...
个人分类: FPGA_Verilog|525 次阅读|0 个评论
判断128bit数据中“1”的位置(有且只有一个“1”)
njithjw 2016-11-6 23:56
module decode16 ( input rst, input clk, input din,   ...
个人分类: FPGA_Verilog|421 次阅读|0 个评论
shift_dly
njithjw 2016-4-17 23:43
module shift_dly #( parameter DLY_DISTANCE = 3, parameter DATA_WIDTH = 8 ) ( input rst, input &n ...
个人分类: FPGA_Verilog|301 次阅读|0 个评论
问题定位
njithjw 2012-2-13 23:41
定位问题时对于一个不确定是否可以重现的问题首先一定要保存现场的环境,然后再作出进一步的操作
个人分类: FPGA_Verilog|284 次阅读|0 个评论
接口逻辑
njithjw 2012-2-11 23:43
接口逻辑的测试功能最好可以包括下面2点 1.发送固定数,PN序列,递增序列 2.数据采集功能 如果是源同步接口,需要对随路时钟进行检测,对跨时钟域的FIFO的读写地址,读写冲突进行统计
个人分类: FPGA_Verilog|434 次阅读|0 个评论
RAM注意事项
njithjw 2012-2-8 21:29
使用RAM时注意事项 1.是否会出现读写冲突 2.出现读写冲突时是否对数据有影响 3.是否存在读取未写入数据的区域,即是否会出现读取无效数据的情况 4.是否存在数据覆盖的情况,即原来区域内的数据还没有读取又写入新的数据的情况 ...
个人分类: FPGA_Verilog|666 次阅读|3 个评论
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