日志
- 分享 SystemVerilog如何支持使用参数化类编写通用代码的模板？
- 小编语： 近些天，想必你和小编一样，心情也是跌宕起伏。 一觉醒来，被疫情的实时动态所增加的人数又吓到，被爆出的各种负面新闻又要气炸，被一批批又加入援鄂大军的医疗队员所暖到...... anyway, 在这共克时艰之时， 我们要保持理性，更要相信科学，保护好自己， 路科会陪你一起永远向着光亮那方！ 只希望所有人都平 ...
- 分享 阻碍高层次综合设计方法学(HLS)推广的因素这么多，该从何处突破？ ...
- 从软件代码自动生成优化的硬件电路的能力是系统级设计自动化的主要原则之一，其并未完全实现。现在的问题是，这种情况是否会发生，是否仅仅是拥有正确技术或动力就能使其成为可能。 虽然高层次综合（HLS）确实来源于这项工作，且被证明是非常有价值的，但是 其输入并不是软件语言。 相反，它是对硬件的更抽象的描述。 ...
- 分享 一窥Memory测试算法及自我修复机制
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摘要 为了满足新一代设备的需求，Memory的大小每三年就会增加4倍。 深亚微米设备包含大量面积更小、访问速度更快的Memory。 针对此类设计制定自动测试策略可以减少ATE（自动测试设备）的时间和成本。 内存故障的行为与经典的“Stuck-At”故障不同。 因此，Memory的故障模型（由于其阵列结构）与标准逻辑的设计也 ...
- 分享 如何有效而正确的使用继承和多态性？
- 本文是有关SystemVerilog（SV）面向对象编程（ object oriented programming，OOP）的第二部分。在第一篇文章中，我们介绍了class（类）这一数据类型的基础知识和OOP的历史。在本文中，使用示例说明了如何有效而正确的使用继承和多态性，为应用通用验证方法学（Universal Verification Methodology，UVM）流程做准备。 ...
- 分享 为什么需要硬件加速来验证深度学习设计？
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介绍 毫无疑问，计算机已经彻底改变了我们的生活。尽管如此，在完成复杂的任务（诸如在几乎不需花费时间的情况下解决复杂的数学方程之类）时，计算机的性能远远优于人类；但在解决人类可以轻松完成的任务（例如图像识别）时，它们的性能可能会不如人类。世界上任何人都可以立即识别出猫的照片，但世界上 ...
- 分享 时钟三问：是什么？哪里来？去哪里？
- rockeric.com 小编的话 看到这个标题，很多粉丝也许会想，DFT的专题，讲时钟干什么？ 事实上，时钟的设计和DFT息息相关。 如何在测试模式下保证各个模块的时钟资源都能被灵活控制？ 如何利用现有的功能性时钟逻辑实现DFT控制，节约芯片资源？ 这些都属于DFT比较进阶的内容了。 DFT想要做的好 ...
- 分享 SV与UVM接口应用篇之七：将Matlab算法模型嵌入UVM环境
- rockeric.com 在 SV及UVM接口应用篇之四：Matlab及Simulink模型与UVM的混合仿真 一文中，我们谈到的是利用Matlab提供的C函数接口来在后台启动Matlab的引擎继而直接执行M算法模型函数。在执行过程中，M模型函数传递也可以通过C一侧映射的数据类型，由C一侧传入以及获取最终的数据运算结果。 实际上 ...
- 分享 [彩虹糖带你入门UVM] 第5节 UVM基础之寄存器模型——彩虹糖工厂的中控室 ...
- 本小节主要为大家介绍 UVM 中的寄存器模型 ，包括 寄存器模型的结构 以及 利用寄存器测试序列进行寄存器测试的方法 。寄存器模型中主要涉及： uvm_reg_field ， uvm_reg ， uvm_reg_block uvm_reg_adapter ， uvm_reg_predictor ， uvm_reg_sequence 如图 5.1 ...
- 分享 SV与UVM接口应用篇之六：开辟后台C服务线程
- 在我们使用多数DPI的场景中，SV调用C一侧的函数多数情况下会立即或者在有限的时间内返回，而这对于SV一侧是可以“忍受”的。例如SV调用C算法模型函数，只要能够在一定时间内返回运算结果，我们可以允许SV等待C的函数线程调用结束再返回。然而，在个别的情况下，我们会需要在后台开辟C线程，让它作为服务程序做阻塞服务 ...
- 分享 [2018功能验证研究-中] FPGA设计/验证趋势
- rockeric.com FPGA设计趋势 第二部分 :FPGA验证有效性趋势 非平凡的 Bug 逃逸 IC/ASIC 项目经常使用“ 生产前所需流片次数 ”作为基准来评估项目的验证有效性。从历史上看，大约 30% 的集成电路 /ASIC 项目能够实现第一次硅片验证成功，而大多数成功的设计都是在第二次 ...
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