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日志

版图笔记(2)

热度 4已有 723 次阅读2019-6-19 13:54 |个人分类:版图笔记|系统分类:芯片设计| 版图, 笔记

转换工艺文件

在新建Library下复制方正工艺的三个文件(diva.rulgate.rultechfile.cds)。技术加载本地技术文件。

全部打散

在版图可见下全选EditHierarchyFlatten设置Flatten Mode:displayed levelsþFlatten Pcellsþ其它不用勾选OK

创建接触孔(Pcell

规则(Pcont_08):铝线包孔0.3u,孔间距1.2u,孔大小为0.8ux0.8u

XY方向孔的个数:XMX方向孔的参数,YMY方向孔的参数

设置复制属性:

① 设置孔的参数:

选中孔层(contPcellRepetitionRepeat in X and Y

X Stepping  Distance2 (孔间距+孔大小)

Y Stepping  Distance2

Number of X RepetitionXM

Number of Y RepetitionYM

Adjustment to X Stretch:((fixpcRepeat X-1*pcStepX

Adjustment to Y Stretch:((fixpcRepeat Y-1*pcStepY

② 设置控制线(让铝随孔的增加自动增大)

分别选择Stretch in XStretch in Y,两条控制线分别穿过孔的中心点

设置X的参数:(控制线垂直画)

PcellStretchStretch in X...画线双击或EnterName or Express for Stretch:((XM*2-1.2)【(XM*步长)-孔间距】

设置Y的参数:(控制线水平画)

PcellStretchStretch in Y...画线双击或EnterName or Express for Stretch:((YM*2-1.2)【(YM*步长)-孔间距】

(不能勾选Stretch Horizontally Repeated Figures!)

③ 设置XMYM的最小值

PcellParametersEdit Parameters...

计算电流密度

一条导线所能承受的电流(I)等于金属线的宽度x承受电流常数(In),这个常数可以在工艺手册中查到。

amps(安培)

例如:(安培)

闪退cell被锁

如果闪退后cell被锁,进入cell的路径下,删掉layout.cdb.cdslck文件。原理图同理。

什么情况不形成二极管

PN结形成二极管。P的电流>N的电流,正向二极管。N的电流<P的电流,反向二极管。

不同工艺替换(层次替换)

版图layoutcalibreSetupLayout ExportLayout Map File:……/gds.tbl

导出gds加载gds加载工艺

(加载gds要写Run Directory Input FileLibrary Name Top Cell Name!)

(要有techfile.cds才可以转换工艺!)

gds.tbl文件编写

当前工艺层 层次属性 更换之后层次号 data type

BN drawing 1 0

TO drawing 12 0

TB drawing 10 0

GT drawing 16 0

…………………………………………………………

…………………………………………………………

 

Cadence中将Dracula规则文件转换为Calibre文件

(旧版本)输入命令:drac_cvt  drac.file  calibre.file

画线自带标尺

CreateMicrowaveTrl

F3设置宽度)

Calibre SVS(在bash下)

输入Calibre -gui打开SVSLVSInput选项卡选Netlist VS Netlist选中两个电路(注:先导出两个Netlist!)Run

(或者在版图下打开Calibre

Chiplogic layeditor提版图

① 在工程选项框内的工作区右键“创建工作区”

填写名称:layout确定

设置格点:工具选项...显示设置所需格点

② 在版图层框中右键“添加版图层”

填写层名:ACT GDS号:2 尺寸:0.8 显示:随意

勾选可显示,可选中,显示边框

(注:GDS号必须与所画工艺文件内的GDS一致,尺寸不为0

高级选项卡中设置连接孔层的定义

一定要添加VA1PLCNTPCNTNCNTVA2”层

③ 添加完版图层后导出版图层,便于以后相同工艺使用

也可以用以前导出的版图层(文件导入版图层定义...

文件导出版图层定义...浏览选好位置写好文件名保存确定(导出了**.tf

④ 编写映射文件map.txt

桌面新建一个.txt的文件,进入编写:

TNSTANCE INSTANCE

CONNECTOR CONNECTOR

LINE1 PL1

LINE2 ME1

LINE3 MET

VIA1 VA1

VIA2 VA2

... ...

其他根据转换时报的错误添加

⑤ 转换工作

工程转投工作区

Analyzer工作区名称:下拉选择

版图层的映射文件:点击浏览选择写好的map.txt文件确定

⑥ 如果转换的是有金属线的版图,再进行自理

1、导出脚本文件:文件导出脚本格式

(注:导出时只选择“导出单元模板”和“导出单元实例”)

2、layeditior 里新建一个工作区:layout2,将导出的脚本文件导入。

(此操作基于已经在Analyzer中提好了电路!)

版图数据转换

① 导出GDSII文件

文件导出GDSII...浏览选择导出位置并写出文件名填写顶层单元名称TOP格点0.05坐标原点设置:指以整个芯片左上角的原点¨不导出基本单元的内容,直接引用cadence库中的单元þ在版图层TEMPLATE上导出单元模板的矩形边框确定

② 导入GDSII文件

文件导入GDSII...浏览选择.gds文件þ导入顶层单元的版图。顶层单元名称:TOPþ覆盖已有的单元内部版图确定

显示版图:

工具选项常规þ显示单元内部版图

注:Chiplogice里没有的单元,不能在Cadence里建,否则再导回Chiplogice会出错。在Cadence放器件,一定要打散,且删掉绿框!

Cadence排列器件

① 选中要排列的器件EditOtherAlignSelection Mode:选择Set reference to align preselected objectsAlignment Direction(二选一):Horizontal(水平)Vertical(垂直)Align UsingComponent BBOXSpacings:设置距离(器件末端与第2个前端距离)点击Set New Reference不要关闭窗口layout中点一下

② Copy法:

选中器件CF3设置ROWColumnsXY:的值Hide

添加层次

LSW下的EditSet Valid Layers...勾选层次OK

Chiplogic版图操作——排列方法

C复制选中单元将复制单元挪到量好的位置再按空格键,就能等距离排列了。

Chiplogic版图操作——修改单元内部版图

选中单元右键打散单元内部版图修改全选Ctrl+AOK

 

点亮线Metal1 to Metal2

ConnectivityMark NetF3Via Layers Used by Mark NetSelect Via LayersAdd  A1 W2 T2A1 W2 T2 up到第一OKF3最后设置Mark Net Hierarchy RangeCurrent to bottom

版图label查找

Shift+SSearch forlabelincurrent to bottomAdd Criteriatext==“”勾选Zoom To FigureApplyNext

版图查找坐标

① 先在版图上按K,先别点击

② 然后在CIW界面输入坐标,中间用冒号隔开

③ 在版图上能看到有尺子在那里

LVL(旧版本)

先导出两个.gds文件bash的工作状态下输入:compare _gds A.gds A B.gds B diff.db -XOR查看Calbre -rve diff.db

SVS

先导出两Netlist文件bash的工作状态下输入:calibre -gui -lvslvs工艺规则文件,Netlist1Netlist2设置好后Run LVS

LVL(新版本)

先导出两个.gds文件bash的工作状态下输入:dbdiff  -system  GDS  -design A.gds  A  -refdesign  B.gds  B  -write_xor_rules  rules.xor _compare  text生成rules.xor文件再运行:Calibre  -drc  rules.xor查看:rules .xor .summary文件

Chiplogic 分模块

TOP窗口记录4个坐标创建工作区名称:Block取消勾选整个芯片输入坐标确定

Chiplogic层次化

Block窗口下合并工作区目标工作区:TOP

原理图与Layout关联:Layout XL

新建与电路一样名字的layoutToolslayout XLDesignGen From Source...设置为金属1只勾选InstancesOK

取消关联

Toolslayout

Chiplogic导出脚本

文件导出脚本文件

Chiplogic工作区范围更改

在工程选项卡里,右击工作区工作区属性

直接生成器件存在的问题

① 无法直接生成版图

重启,重新Attach技术文件,确保电路与版图的技术文件为同一个PDK库。

② 无法引用已经完成的小模块

需要在LAY库下将电路库的电路复制过来,才能生成LAY库下的模块

发表评论 评论 (5 个评论)

回复 CmosLgh 2019-6-22 16:27
好东东,顶一个!
回复 账户已登录 2019-7-18 11:25
建议virtuoso51、61区分开记录,否则后续自己会混掉,哈哈
回复 bearlin12 2019-7-18 13:48
账户已登录: 建议virtuoso51、61区分开记录,否则后续自己会混掉,哈哈
记《笔记》前部分的时候我用的是51,所以没有区分。
后面部分用61了,我就开始区分了的。
回复 大力射门 2019-7-26 23:50
感谢无私分享
回复 @@@12 2019-9-18 11:02
感谢前辈分享layout心得,我常来学习哈!

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