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- scan atpg parallel pattern simulation issue
- smartscan modus atpg的时候遇到如下问题：
- Cadence DFT: modus atpg smartscan遇到如下问题求助
- set_load到底设多少值
- 没有DFT的网表里有短的scan chain, PR报错，怎么解决
- DFT scan ATE 测试 IO delay
- Cadence DFT flow 学习讨论
- DFT Design For Test related materials 相关资料
- IJTAG, IEEE1687, tessent shell,dft
- DC， DFT， ATPG， PTPX user Guide
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- 1817717322
- 我顶层genus里面调用了lpcc，生成的里面没有 pinassign里面可以对reg给TI吗，我感觉行为跟从port上不一样，有没有办法吧reg/Q这里做成constraint值呢，类似于S家的add_net_connection
zxfzpf: 你genus里设了 test_mode， 生成的assignpin file 里就有啊
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- 1817717322
- 大佬internal scan mode如果用reg 来做，在modus中需要怎么设置呢，assignpin 和 seqence怎么弄呀
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- kk2009
- 正在准备这么做~~~
zxfzpf: 你好， 你也用cadence tool 做dft 吗
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- jake
- 是的，要force internal scan_mode=1，这个方法最直接。也有在ATPG工具中加上一段模拟写操作，工具生成的atpg testbench中开头多一段写internal scan mode的动作, 这个方法比较麻烦
zxfzpf: 如果用了intenal scan_mode 的话， ATPG 仿真是不是得forace intenal_scan_mode = 1, 或者前辈有没有试过在testbench里加waveform来把scan_mode设成1 ...
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- jake
- 应该用IO，如果IO不够，tie high就可以，损失一点点coverage
zxfzpf: Hello Jake前辈， 请教下scan reset 是必须用IO 来控制吗， 可以用内部信号做为scan_rst吗？
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