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- 在实践中学习verilog 2009-11-02
- 避免组合逻辑和触发器分离 poor coding style always@(posedge clk) a<=b+c; better coding style always@(a or b) a_temp=b+c; alw ...
- 代码覆盖率问题 2009-11-01
- 转载于 http://docs.huihoo.com/covered/user-manual/005.html Suppose that a DUT was comprised of the following module ...
- 设计的具体流程 2009-10-31
- 大体是这样的 1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真， 对理想状况下的功能进行验证。这一步可以使用Vhdl或Ver ...
- verilog设计注意 2009-10-31
- 组合逻辑 1，敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都 必须在always @(敏感电平列表)中列 ...
- 分频器的硬件描述语言设计 2009-10-31
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 ...
- Verilog HDL 程序举例1 -- 7段译码器（转载） 2009-10-31
- DESCRIPTION : BIN to seven segments converter // segment encoding // &nbs ...
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- 蓝冰01
- 您好，我是猎头，目前在帮国内知名无人机生产商寻fpga工程师一职，想跟您介绍下，希望能跟您取得联系，您可以加我QQ903242750，或者私信您的联系方式给我，期待您的联系
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- guoteng2000
- 碰到大牛了，大牛好
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- hustestzmj
- 请问你比较懂verilog吗？那电路和FPGA呢？我现在在做一个毕设，希望对我不懂得问题能够得到解决，非常感谢啦！
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- zhinvxing
- 您好！ 看了您空间中关于FPGA的红外解码代码，很受启发，但也有一些疑惑，希望和你多交流！ QQ690820524
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