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- 用verilog实现一个异步双端口ram，深度16，位宽8bit。A口读出，B口写入。 ... 2019-07-08
- 首先需要实现一个memory, reg mem 。这样定义出来的是16个8bit位宽的寄存器 下面为verilog代码 module dpram_16x8 ( input clk, input addr_a, input d ...
- 用verilog实现一个异步双端口ram，深度16，位宽8bit。A口读出，B口写入。支持片选，读 ... 2019-07-08
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- 检测101序列的状态机以及verilog代码 2019-07-04
- s_idle 代表初始状态 s1 代表出现第一个1 s2 代表出现第一个10 s3 代表出现了101 module test101(clk, rst_n, data,flag_101); input clk, rst_n, data; ...
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