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- 频率切换时，异步时钟域信号同步 Debug 小记 2023-04-21
- 现有模块A,B分别属于时钟域C,时钟域D. 信号valid从低变高（高变低）跳变表明模块A有数据已准备就绪，且vali ...
- ECO 流程梳理 2021-09-13
- 1. 一般而言，ECO就是在芯片设计流程中到了后期，综合网表、PR网表都已经做好了，或者是芯片已经流片回来在测试中，发现有部分功能需要修改，在不对网表进行 ...
- SM2/SM3/SM4/SM9 国密算法 RTL&C实现的一点想法 2021-08-23
- SM2/SM3/SM4/SM9 RTL&C 实现的一点想法 Source: https://www.oscca.gov.cn/sca/xxgk/bzgf.shtml 有关SM2、SM3、SM4、SM9的介绍就不提了，网上有许多介绍 ...
- RISCV 西数SweRV-EH2 IP 使用总结 2021-08-23
- SweRV-EH2 IP 使用总结 Source: https://github.com/chipsalliance/Cores-SweRV-EH2 1.配置篇 1.1 熟悉swerv.config 文件中配置选项的含义 ...
- RTL代码Signoff flow 2020-02-23
- 一、概述 Signoff Flow 是在模块设计完成、验证完成、 lint & CDC 、综合完成之后作为一个再次检查设计是否符合验收要求而出现的。 ...
- 基于AXI总线的bridge设计要点总结 2020-02-23
- 一、概述 在前文有提到 AXI 转 AHB 的 bridge ，但在本部分中，介绍的不是这个而是另外一种自定义的 XBUS 总线转换为 AXI 的 ...
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