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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

Memory/存储器件应用| BUG跟踪公布| 编码技巧| 解读XILINX FPGA| 资讯共享| 学习心得|

分享跨时钟域时序约束: lucien_1986 2012-5-23 20:37; 在一个FPGA设计中，一般都是有多个时钟域的。如何对两个时钟域之间的异步路径进行约束，才能即保证设计的正确性和可靠性，又保证不会因为过约束而导致设计难以实现呢？在ISE中，对于从同一个时钟管理模块（DCM、MMCM)输出的多个时钟，只要对时钟管理模块的输入时钟进行时序约束， ...; 个人分类: 学习心得|6289 次阅读|0 个评论

分享 Pack Into IOBs: lucien_1986 2012-4-12 17:53; 为了保证FPGA输入输出接口的时序，一般会要求将输入管脚首先打一拍再使用，输出接口也要打一拍再输出FPGA。将信号打一拍的方法是将信号通过一次寄存器，而且必须在IOB里面的寄存器中打一拍。因为，从FPGA的PAD到IOB里面的寄存器是有专用布线资源的，而到内部其他寄存器没有专用的布 ...; 个人分类: 学习心得|7708 次阅读|0 个评论

分享跨边界综合: lucien_1986 2012-4-11 19:21; 一.跨边界综合概述一个HDL顶层设计一般是由若干个一级模块组成，而一级模块又可能包含若干个二级模块，每一级模块都可能包含更低层次的模块，由此形成设计的层次化。HDL代码综合的时候，可以选择是跨边界综合还是保持设计单元的原有层次结构。 &nb ...; 个人分类: 学习心得|1990 次阅读|0 个评论

分享 Verilog/System Verilog学习笔记: lucien_1986 2012-4-6 15:41; 专题一： Verilog 学习笔记现在网络上能搜集到大量的 Verilog学习资料，同时市面上也有不少好的Verilog书籍，这些资料和书籍各有各的优点，特别是一些Verilog方面的书籍，对相关知识介绍的非常详尽。但是，这些资料和书籍也有一个缺点，那就 ...; 个人分类: 学习心得|3100 次阅读|0 个评论

分享浅谈学习FPGA方法: lucien_1986 2012-3-31 22:43; 从事 FPGA 设计工作已经三年多了，从最开始的参加培训公司的培训到现在能独立完成一个大型的芯片设计，觉得自己似乎懂得了很多，但是真要去细究一些技术细节，还是会发现自己的知识有很多不足之处。就如，现在我能够用 verilog 完成数万行的代码，能实现一个万兆路由器级的复杂系统， ...; 个人分类: 学习心得|3516 次阅读|16 个评论

分享写给FPGA初学者（来自一位从业30年的老工程师）: lucien_1986 2012-3-14 01:42; 这是一篇转自xilinx使用者交流论坛的文章，作者是一名从业30多年的资深工程师（Systems/product/board/gate-level design engineer for over 30 years），我觉得写得很值得一读，所以就转载过来了。原文章链接为 http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/m-p/219369 ----- ...; 个人分类: 学习心得|3889 次阅读|8 个评论

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