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RedHawk 分析
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Redhawk Static Analysis
redhawk分析中遇到的常见问题都可以参考我之前的文章：
redhawk常见问题
做Static Analysis需要遵循以下流程：
1、data preparation
常用的文件格式内容见：
redhwak input data preparation
switch model 相关用法详见：
redhawk switch model
Static Analysis需要的输入数据如图1
图1.static analysis data preparation
2、design import
运行static analysis的脚本如下，inport design对应的命令时”import gsr xx.gsr“和”setup design“：
图2.run static analysis示例
关于封装信息需要预估RC值，以此考虑PAD到电源网络的压降。
这一步在分析的时候可以在GUI界面敲入命令“print statistics”来报告design的规模信息，包括size、instance数量等。
通过命令或图形界面（View->Nets）的操作获取不同power/ground net的power mesh，如图3 。
图3.pg net analysis
分析static IR drop的配置文件是上述示例中的gsr文件，分析所用的文件和相关命令定义在里面，示例如下。
TECH_FILE apache_tech_file.tech
LEF_FILES {
Technology_lef.lef
#Otherlefs:
std_cell.lef
mem.plef
}
DEF_FILES {
top.def top
}
LiB_FILES {
std.lib
mem.lib
..
}
POWER_MODE APL
APL_FILES {
std_cell.current current
std_cell.cdev cdev
mem.avm avm
}
PAD_FILES pad_location_file.ploc
STA_FILES {
FREQ_OF_MISSING_INSTANCES 1.25e9
TOP_CELL_NAME top_cell_name.timing
}
CELL_RC_FILE {
TOP_CELL_NAME top_cell_name.spef
}
SWITCH_MODEL_FILE {
swich_model_file.swp
}
VDD_NETS {
VDD 1.1
}
# set internal nets do not have to listed
EXTRACT_INTERNAL_NET 1
GND_NETS {
VSS 0
}
TOGGLE_RATE 0.2 2
## STA file中没有声明tran的input pin使用INPUT_TRANSITION定义，影响功耗计算和IR计算，tran越大功耗和ir越大，STA file覆盖率大的情况下，INPUT_TRANSITION作用不大。
INPUT_TRANSITION 200ps
AD_MODE 0
DECAP_CELL {
decap_cell_type
}
IGNORE_CELLS {
normal_filler_cell_type
}
TEMPERATURE 25
USE_DRAWN_WIDTH_FOR_EM 1
USE_DRAWN_WIDTH_FOR_LENGTH 1
EM_TEMPERATURE 110
EM_MODE AVG
分析配置文件数据读取的error/warning可以通过Log Message Viewer去看（Results->Log Message Viewer -> Setup Design / Error/Warnings Summary），如图5 。
图5.log message viewer
3、power calculation
Static Analysis通过平均电流来计算每个电源线和instance的压降，以此来分析电源网络的优劣。同时计算功耗也是采用平均功耗的计算方法，即平均功耗=leakage power+internal power+switching power，如图6。
图6.average power calculation
leakage power从（.lib）文件查找表中获取，internal power需要的internal energy也定义在（.lib）文件中，而internal power与swithing power计算都需要的Frequency来自STA timing file，Toggle Rate来自VCD或是用户定义的值。switching power中的CAP来自SPEF文件的net RC反标信息。
功耗分析对应的命令是”perform pwrcalc“，其分析可以采用两种方式，如图7 。
图7. power analysis
其中需要注意的是一般clock上的功耗占比总功耗的百分之30左右，如果太高则需要检查其原因。
4、PG network Extraction && PG Weakness Analysis
对应的命令是“perform extraction -power -ground”，分析时需要检查ploc文件中power source是否悬空没点在power mesh上，还需要检查没接到unconnect 的instance，wire or via以及是否有short（常见错误代码CON-109、CON-110、CON-111）。具体可以在报告adsRpt/*unconnect中去分析，同样的可以在图形界面直观的分析（View->Connectivity），如图8。
图8.Connectivity Error
redhawk也支持电阻分析（如图9），侧面反映供电网络薄弱的地方。
图9.res map
5、static analysis
这一步对应的命令是“perform analysis static”，主要是通过Voltage Drop Map的热点hotspot分析电源网络（View->Volatge Drop Maps -> Wire&Via / Instance）如图10 。
图10.voltage drop map
除了直观的热点图，redhawk也支持图表形式的报告（Results -> List of Worst IR Instances），一般Static IR drop的signoff要求都是针对instance IR drop的。
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版权声明：本文为CSDN博主「拾陆楼」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。
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https://blog.csdn.net/m0_61544122/article/details/124658427Redhawk Input Data Preparation
1）Input data
Redhawk 输入文件如图1。
图1.redhawk input file
File Format：
DEF：Design Exchange Format，包含instance和block的逻辑和物理连接的信息。
LEF：Library Exchange Format，instance和block的boundary信息和pin的描述。
LIB：Synopsys Library file format，定义计算功耗使用的cell的leakage power、internal energy 、input与output pin的属性，以及cell的逻辑功能，其中internal energy用于计算internal power。
ploc：PAD location file，记录power source的位置金属层次和power/ground属性。
tech：Apache tech file，定义每层metal/via的电阻和EM信息，用于计算power network RC与EM。
常用的转tech file的命令是rhtech，使用的输入数据可以是itf文件或者nxtgrd文件。
rhtech -i xx.itf -f smic -n 55 -o xx.tech
rhtech -I xx.nxtgrd -m layer.map -f smic -n 55 -o xx.tech
其中nxtgrd文件和layer.map就是starrc用的，layer.map格式如下:
conducting_layers
ME1 metal1
ME2 metal2
...
via_layers
VI via1
VI2 via2
...
SPEF：Single Parasitic Exchange Format，包含每条非PG的net的寄生参数（RC）信息，用于计算switch power。
sta timing file：包含clock domain、instance transition和频率，和timing window信息，用途见图2。
图2.timing文件用途
VCD：Value Change Dump File，包含不同信号net的波形，可以用FSDB（Fast Sibgle Database）格式替代，好处是文件小，劣处是读取需要可查看波形的工具，比如verdi。提供VCD后用户需要指定Front Path即top level或block level在VCD文件中所处的层次。
可以打开VCD找到如下定义：
$scope module xx $end
$scope module yy $end
$scope module u_block_name $end
如果redhawk分析u_block_name这一层那front path就是/xx/yy/u_block_name
如果用的fsdb文件，那就用verdi打开fsdb文件具体操作就是:
菜单栏选择FILE-Open Waveform Files
然后波形上面的菜单栏选择Signal-Get Signals
在Scope里输入关键字看数字设计里port所在层次来确定，front path，比如搜索*block_name*结果中有/xx/yy/u_block_name/Port_name，Port_name就是数字的一个port那front path就是/xx/yy/u_block_nam
APL：Apache Power Library，用于Dynamic Analysis，相比使用（*.lib）做动态分析，计算的压降更接近真实结果，switch current更准确。常用DI（Design Independent）的模式产生APL文件 ，即采用library based的方式获得dynamic switch current （*.current）和decoupling capacitance （*.cdev）。产生APL 文件的方法可见Redhawk APL - DI Flow
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https://blog.csdn.net/m0_61544122/article/details/124480271Redhawk APL - DI Flow
APL（Apache Power Library）用于Dynamic Analysis，相比使用（*.lib）做动态分析，计算的压降更接近真实结果，switch current更准确。常用DI（Design Independent）的模式产生APL文件 ，即采用library based的方式获得dynamic switch current （*.current）和decoupling capacitance （*.cdev）。
脚本如下：
其中：apldi -l 指定cell list ，格式如下：
###### cell list file format ######
SEL_BUF_D_1
SEL_BUF_D_2
apldi -c 提取standard cell 的decap 电容参数。
apldi -p 提取decap cell的decap 电容参数。
###### apl config file format #######
LEF_FILES umc040nukldst.lef
APL_RUN_MODE DI
VDD_PIN_NAME VDD
GND_PIN_NAME VSS
PRIMARY_VDD_PIN VDD
PRIMARY_GND_PIN VSS
APL_VOLTAGES 5 0.6 0.7 0.8 0.9 1
DEBUG 0
WORKING_DIRECTORY .
APL_RESULTS cellresults
APL_HSPICE $synopsys/HSPICE_2015/bin/hspice
RUN_TIME_LIMIT 72
DESIGN_CORNER {
tt1p1v25c {
PROCESS TT
VDD 1.1
TEMP 25
DEVICE_MODEL_LIBRARY /umc040ulp/model/logic/model_card/l40ulp_mm_v012.lib TT
SPICE_SUBCKT_DIR /netlist/extracted/ulptt
LIB_FILES {
pgarc.lib custom
umc040nukldst_tt1p1v25c.lib
}
}
}
#####################################
APL_RUN_MODE : 默认使用DI（Design Independent）模式。
APL_VOLTAGES :APL_VOLTAGES 是标准电压“VDD”的系数，APL-DI产生对应几种电压的current profile，大于1和小于1的系数都要指定，如果没指定工具会使用默认系数，1.15 1 0.9 0.75，示例中没有指定大于1的系数，如图1生成的current profile中包含系数是1.15的电压值1.265（1.15x1.1）
图1.使用aqua打开current profile
LEF_FILES（optional）：提供PG pin。
如果不用lef也可以使用"CUSTOM_LIBS_FILE"指定每个cell的PG pin（如图2）。
图2.custom lib示例
APL_HSPICE：APL内置仿真功能来提取cell参数，所以需要spice model和spice netlist，APL也可以调用Hspice工具来提高仿真的准确性。
DEVICE_MODEL_LIBRARY：定义spice device model（如图3）。
图3.spice model示例
SPICE_SUBCKT_DIR：指定spice netlist路径。也可以用SPICE_NETLIST，spice netlist如图4。
图4.spice netlst示例
LIB_FILES ：指定timing library 文件（*.lib）和pgarc 文件（pgarc.lib），pgarc定义成对的PG pin（如图5）。
图5.pgarc示例
在不指定memory cell的APL时，redhawk默认会在adsRpt下产生一个avm.conf的文件，使用：
avm avm.conf
可以产生memory的（vmemory.current & vmemory.cdev）。
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https://blog.csdn.net/m0_61544122/article/details/124429513Redhawk toggle rate从哪来？
在redhawk的user guide中把toggle rate定义为平均电平跳变次数与时钟周期的比率（如图1），实际项目中toggle rate的值可以通过以下几个途径干预。
图1
1、STA_FILE的CONST<pin>
在STA timing file中timing window的部分有些pin带有“CONST”的特殊声明，在redhawk的user guide中介绍说STA timing file CONST<pin>代表其toggle rate为0（如图2）。
图2
举例来说，在timing window中找到一个CONST<pin> （如图3），在redhawk中查看属性（如图4），果然它的toggle rate为0 。
图3
图4
2、GSR文件中的TOGGLE_RATE
在GSR文件中有很多toggle rate的语法，常用的是“TOGGLE_RATE”，默认的时钟网络的toggle rate为2，我们先设置“TOGGLE_RATE 0.2 2”，取一个clock network上的MUX，查看它的toggle rate确实为2，如图5
图5
然后再设置“TOGGLE_RATE 0.2 1.2323”，重新跑Vectorless Dynamic Analysis，查看它的toggle rate变成了1.2323，如图6。
图6
3、 GSR文件中的BLOCK_POWER_FOR_SCALING
通过指定功耗计算出的toggle rate值优先级比TOGGLE_RATE设置的值要高，比如采取redhawk的功耗计算得到的各power domain的功耗比例，然后使用PT报告的总功耗值去重新计算各power domain的功耗值，此时TOGGLE_RATE语法就不起作用了，工具根据用户指定的功耗值去估算toggle rate。延续上面图6的例子，在GSR文件中做如下设置（如图7）。
图7
再来分析u713这颗MUX，由于功耗远小于redhawk计算的功耗值，所以其toggle rate也很小（如图8）。
图8
4、VCD_FILE
通过读取VCD(Value Change Dump)获取toggle rate，BLOCK_POWER_FOR_SCALING和TOGGLE_RATE此时都会失去作用，但是STA_FILE的CONST<pin>还是有效果的，翻看adsRpt/${topcell_name}.power.rpt就会发现，有一些cell的toggle rate值是大于2的，其原因是instance的输出的toggle rate与其function和输入的toggle rate以及有关，有一套复杂的计算流程，这里只做了解不多做赘述。
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https://blog.csdn.net/m0_61544122/article/details/124536102Redhawk 什么是timing window？
在没有VCD仿真波形的情况下，只能预估信号跳变的时间范围，即timing window，timing window需要在sta timing文件中获取（如图1），用于Vectorless Dynamic IR Drop 分析压降。timing window定义为输出pin最小到最大上升时间或最小到最大下降时间，redhawk采用这两组时间差最大的一组值作为timing window，timing window重合意味着同时跳变的概率提升，产生更大的功耗与压降，另外，timing window重合才会产生串扰crosstalk。
图1.sta timing文件中timing window部分示例
在GUI界面右下角的“Query”部分通过搜索并选中icc2_ctscts_buf_48961348641这个instance，查看属性发现其timing window为79ps-206ps或者15436ps-15552ps，计算时间差为127ps和116ps，所以redhawk采用79ps-206ps作为timing window。如图2。
图2.redhawk中instance的属性
STA timing file会在文件中提供summary以供判断timing window的覆概率和质量，如图3 。
图3.timing window summary
其中CONST定义为不跳变的信号，在“TW”一栏中用CONST，如图4。此时该instance output pin的toggle rate为0，可以用图2的分析方式去查看该instance 的属性 。
图4.timing window中的CONST信号
还有一些NO_TIMING_WINDOW的信号，语法如图5，虽然没有timing window但是toggle rate可以用TOGGLE_RATE去定义，NO_TIMING_WINDOW可能的原因有：
1、没有连接clock的FFs，接它输出的逻辑都没有timing window。
2、black box后面接的instance没有timing window。
3、没有设置正确的case analysis导致信号在clock MUX处断掉的，后面也没有timing window。
图5.timing window中的NO_TW
DANGLING意味着信号悬空，需要检查其连接情况，语法如图6.
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https://blog.csdn.net/m0_61544122/article/details/124491471Redhawk Dynamic Analysis
1 Dynamic Analysis相关知识
Dynamic Analysis常用的模式有VCD模式与Vectorless模式，主要区别在于前者用VCD仿真波形再现instance信号的跳变，后者则基于用户约束（toggle rate，STA timing window）。
在没有APL文件时使用.lib文件，APL基于仿真获取switching电流波形与等效电容电阻，以及漏电电流；.lib中switching电流是通过多维的查找表获取的（变量有input transition、ouput load以及时间），且没有定义电容电阻的值，.lib中一般通过输入状态、对应状态的leakage_power与输入的duty（开启状态所占比例）去计算leakage power，而不是漏电电流。
Static Analysis使用平均电流计算压降，更多的是通过计算电阻分压看电源网络是否足够强壮，而Dynamic Analysis分析的是信号跳变的产生的瞬态电流对压降的影响，除了分析电阻以外还要考虑电容和电感。
2 Vectorless Dynamic Analysis
Vectorless Dynamic Analysis flow分析流程如图1。
图1
## 运行命令参考如下：redhawk run_vectorless.tcl
import gsr spc.gsr
setup design
setup analysis_mode dynamic
perform pwrcalc
perform extraction ‐ power ‐ ground ‐c # Lumped R,L,C for 40nm package, wirebond, and pads
setup package ‐power ‐r 0
setup package ‐ground ‐r 0
setup wirebond ‐power ‐r 0.001 ‐l 5000 ‐c 3
setup wirebond ‐ground ‐r 0.001 ‐l 5000 ‐c 3
setup pad ‐power ‐r 0
setup pad ‐ground ‐r 0
perform analysis ‐vectorless
# Run Explorer
#explore design
# Export the Vectorless db
#export db spc_vectorless.db
Dynamic Analysis所需GSR设置如下：
# Dynamic simulation time determines length of transient simulation
#( default: 1/Freq)
DYNAMIC_SIMULATION_TIME 2.56e-9
# Turn on dynamic pre-simulation
# specify time or -1 for automatic setting
# The second entry is the time-step speed-up during
# pre-simulation (default = 1, same as the simulation time-step)
DYNAMIC_PRESIM_TIME -1 2
# Transient simulation time step (default: 10ps)
DYNAMIC_TIME_STEP 25e -12
DYNAMIC_SIMULATION_TIME 定义仿真开始后仿真时间区间 start /end time，Vectorless的仿真开始时间为0，所以DYNAMIC_SIMULATION_TIME定义的值就是仿真时间，如果使用VCD，设置SELECT_RANGE或START_TIME，则仿真时间的起点由这两个设置决定，此时若没有设置END_TIME的话，在START_TIME的基础上加上DYNAMIC_SIMULATION_TIME可以得出仿真时间区间，DYNAMIC_SIMULATION_TIMEstart time默认是0，所以只设一个值相当于设置了0到end time，可以在adsRpt/power_summary.rpt报告中找到继续设计的推荐值。
Recommended dynamic simulation time, 2560psec ,to include 95.1044%
of total power for DYNAMIC_SIMULATION_TIME in GSR
DYNAMIC_PRESIM_TIME 定义仿真开始之前电容充电的时间。建议与DYNAMIC_SIMULATION_TIME 仿真时间相同，第一个值是pre-similation时间，默认是-1，工具自动设置，第二个值是time step，加速presimlation过程，可以覆盖DYNAMIC_TIME_STEP的设置，默认10ps。
3 VCD Based Dynamic Analysis
VCD（Value change dump file） 包含不同信号net的波形信息，可以用FSDB(Fast signal Database)文件替代（二进制，内存占用更小）。
VCD based Dynamic Analysis Flow分析流程如图2。
图2
## 运行命令参考如下：redhawk run_vcd.tcl
import gsr spc.gsr
setup design
setup analysis_mode dynamic
perform pwrcalc
perform extraction ‐ power ‐ ground ‐c # Lumped R,L,C for 40nm package, wirebond, and pads
setup package ‐power ‐r 0
setup package ‐ground ‐r 0
setup wirebond ‐power ‐r 0.001 ‐l 5000 ‐c 3
setup wirebond ‐ground ‐r 0.001 ‐l 5000 ‐c 3
setup pad ‐power ‐r 0
setup pad ‐ground ‐r 0
perform analysis ‐vcd
# Run Explorer
#explore design
# Export the Vectorless db
#export db spc_vectorless.db
Dynamic Analysis所需GSR设置如下
BLOCK_VCD_FILE
{
VCD_FILE {
<hier_name/inst_name> <absolute or relative path to VCD or FSDB file>
FILE_TYPE <VCD | FSDB | RTL_VCD | RTL_FSDB>
FRONT_PATH <redundant path string that does not match the DEF path>
SUBSTITUTE_PATH <the substitute path string from above>
SELECT_RANGE <start_time> <end_time>
SELECT_TYPE [WORST_POWER_CYCLE|WORST_DPDT_CYCLE]
TRUE_TIME [0|1]
VCD_FILE {
<hier_name2/inst_name2> <absolute or relative path to VCD/FSDB file>
FILE_TYPE <VCD | FSDB | RTL_VCD | RTL_FSDB>
……
}
}
FRONT_PATH：VCD中对应redhawk需要分析的层次。
SUBSTITUTE_PATH：一般设置成空的“”。
SELECT_TYPE：设置成WORST_POWER_CYCLE，选取功耗最高的cycle周期。
设置成WORST_DPDT_CYCLE会选取变化最大的cycle周期。
SELECT_RANGE：计算功耗时工具自动在start time到end time之间选取最差的一个周期，设置-1 -1，cycle周期的选取范围被设定成整个VCD仿真的时间区间。在VCD_FILE中的START_TIME优先级比SELECT_RANGE优先级更高，作用是一样的。
TRUE_TIME：设置成1，工具选用VCD switching和时序信息。
4 ir drop报告分析
ir drop分析分为instance ir drop（VDD-VSS voltage drop）和wire、via voltage drop。如图3 。
图3
除了voltage drop map以外，redhawk还支持instacne voltage drop报告。如图4 。
signoff的inst ir drop一般以Min vdd-Vss Voltage Drop为准。
图4
5 参考脚本
5.1 n vectorless dynamic analysis gsr
## vectorless
TECH_FILE ../tech/RC_IRCX_CLN40G_1P9M+ALRDL_6X2Z_rcworst.tech
LEF FILES { # Technology lef (please note to list the technology lef file before other lef files)
../lef/tcbn45gsbwp12tlvt_9lm6X2ZRDL.lef
# Other lefs:
../lef/<hvt_stdcell>.plef
../lef/<svt_stdcell>.plef
../lef/<lvt_stdcell>.plef
TEMPERATURE 110
DEF_FILES {
../def/ spc_post_fix_si.def top
}
LIB_FILES {
../lib/<hvt_stdcell>.lib
../lib/<memory_cell>.lib
…}
PAD_FILES {
../ploc/spc.ploc
}
STA_FILES {
../timing/spc.timing
}
APL_FILES {
../apl/std/current/std.current current
../apl/memory/vmemory.current current_avm
../apl/std/cdev/std.cap cdev
../apl/memory/vmemory.cdev cap_avm
}
CELL_RC_FILE {
spc ../spf/spc_cworst_125c_couple.spef.gz
}# Specify the memory/IPs GDS cells to be used, and where the LEF, DEF files converted by
# gds2def/gds2def –m are located.
GDS_CELLS {
<memory_cell_name_A> ../gds2def/OUTPUT
<memory_cell_name_B> ../gds2def/OUTPUT
… …
<memory_cell_name_N> ../gds2def/OUTPUT
}
VDD_NETS {
VDD 0.9
}
GND_NETS {
VSS 0 }
FREQ 1.25e9
TOGGLE_RATE 0.1
# POWER_MODE APL
INPUT_TRANSITION 200ps
AD_MODE 0
DYNAMIC_SIMULATION_TIME 0 8e‐10
DYNAMIC_TIME_STEP 10ps
DYNAMIC_PRESIM_TIME 3.2e‐9 # DECAP_CELL { # }
ENABLE_BLECH 1
USE_DRAWN_WIDTH_FOR_EM 1
USE_DRAMN_WIDTH_FOR_EM_LOOKUP 1 # IGNORE_DEF_ERROR 1 # IGNORE_LEF_DEF_MISMATCH 1
5.2 VCD based dynamic analysis gsr
## VCD
TECH_FILE ../tech/RC_IRCX_CLN40G_1P9M+ALRDL_6X2Z_rcworst.tech
LEF FILES { # Technology lef (please note to list the technology lef file before other lef files)
../lef/tcbn45gsbwp12tlvt_9lm6X2ZRDL.lef
# Other lefs:
../lef/<hvt_stdcell>.plef
../lef/<svt_stdcell>.plef
../lef/<lvt_stdcell>.plef
TEMPERATURE 110
DEF_FILES {
../def/ spc_post_fix_si.def top
}
LIB_FILES {
../lib/<hvt_stdcell>.lib
../lib/<memory_cell>.lib
…}
PAD_FILES {
../ploc/spc.ploc
}
STA_FILES {
../timing/spc.timing
}
APL_FILES {
../apl/std/current/std.current current
../apl/memory/vmemory.current current_avm
../apl/std/cdev/std.cap cdev
../apl/memory/vmemory.cdev cap_avm
}
CELL_RC_FILE {
spc ../spf/spc_cworst_125c_couple.spef.gz
}# Specify the memory/IPs GDS cells to be used, and where the LEF, DEF files converted by
# gds2def/gds2def –m are located.
GDS_CELLS {
<memory_cell_name_A> ../gds2def/OUTPUT
<memory_cell_name_B> ../gds2def/OUTPUT
… …
<memory_cell_name_N> ../gds2def/OUTPUT
}
VDD_NETS {
VDD 0.9
}
GND_NETS {
VSS 0 }
FREQ 1.25e9
TOGGLE_RATE 0.1
# POWER_MODE APL
INPUT_TRANSITION 200ps
AD_MODE 0
DYNAMIC_SIMULATION_TIME 0 8e‐10
DYNAMIC_TIME_STEP 10ps
DYNAMIC_PRESIM_TIME 3.2e‐9 # DECAP_CELL { # }
ENABLE_BLECH 1
USE_DRAWN_WIDTH_FOR_EM 1
USE_DRAMN_WIDTH_FOR_EM_LOOKUP 1
VCD_FILE {
spc ../vcd/blimp.vcd
FILE_TYPE VCD
FRONT_PATH “spc_tb/CORE/”
SUBTITUTE_PATH “”
FRAME_SIZE 800
START_TIME 1589600
END_TIME 1590400
TRUE_TIME 1 }# IGNORE_DEF_ERROR 1 # IGNORE_LEF_DEF_MISMATCH 1
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