日志
- 分享 Alter的RAM
- (1)单口ram ：只有一组数据线和地址线，所以不能同时进行读写操作。即同一时刻要么读要么写。 ip配置时，直接选择RAM-1port (2) 简单双口ram：其实就是有一组读数据和读地址线，一组写数据和写地址线。 所以能同时进行读和写操作，但不能同时对同一地址进行读和写操作。 ip配置时 ...
- 分享 ISE增量编译
- 大型的 设计 或时序关键性 模块 的编译时间往往比较长，在常规的设计流程中，设计中任何小的改动都将需要对整个设计重新执行一遍编译、综合、布局布线等步骤，所以效率比较低。为解决这个问题，”赛灵思提出了partition和smart guide编译 技术 用来提高设计效率，可能很多朋友都没有注意到这两个工具，但使用 ...
- 分享 Modelsim 仿真时如何清晰查信号
- Modelsim仿真时如果信号太多，不方便查找信号，那么我们不妨把信号做一下处理。 一、加入分隔符 语法：add wave -noupdate -divider -heightxxx yyy 其中xxx为数字，表示分隔符的高度，yyy为分隔符上出现的名字，比如input signals等 example: add wave -noupdate -divider -height 30 {import ...
- 分享 Altera PLL 四种模式
- Altera FPGA PLL 四种模式 PLL 共有四种工作模式，只有理解了这四种工作模式的特点，才能在设计中选用恰当的模式，完成自己设计的预期功能。这四种工作模式分别是普通模式（ Normal Mode ）、零延迟缓冲模式（ Zero Delay Buffer Mode ）、非补偿模式（ No Compensation Mode ）、源同步模式（ Source-Synchrono ...
- 分享 Altera fpga configuration process
- this is the document which describe process of Altera fpga configuration. 文件: Configuring Altera FPGAs.pdf
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