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分享 Verilog inout 双向口使用和仿真（转）: hardware_hh 2013-11-19 09:19; Verilog HDL的wire和tri线网用于连接单元的连线是最常见的线网类型。wire与三态线(tri)网语法和语义一致，如果没有驱动器连接到网络类型的变量上，则该变量就是高阻的，即其值为z；wire型变量通常是用来表示单个门驱动或连续赋值语句驱动的网络型数据，三态线可以用于描述多个驱动源驱动同一根线的线网 ...; 个人分类: FPGA感悟|8348 次阅读|0 个评论

分享基于Cyclone II Device Hankbook 的几种电压描述(转): hardware_hh 2012-5-21 17:32; cycloneII器件的每个bank都有VREF引脚，可用来独立支持任一种基准电压标准，其具有两重功能，如果某一I/Obank不使用基准电压标准，那么VREF引脚作为可用的I/O引脚。每个bank也有专用的VCCIO引脚，每个cycloneII器件都支持1.5V,1.8V,2.5V和3.3V的接口，各个独立的bank也支持不同的I/O电压标准。　　每个I/O bank通过 ...; 个人分类: FPGA感悟|3711 次阅读|0 个评论

分享 Quartus警告分析 warning(常遇到的): hardware_hh 2011-11-6 01:15; 1.Found clock-sensitive change during active clock edge at time on register "" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确. 措施:编辑vector source file 2.Verilog HDL assign ...; 个人分类: FPGA感悟|7867 次阅读|0 个评论

分享怎样自制最经济简单的FPGA开发板--看到的好东西: hardware_hh 2010-12-9 11:35; FPGA 和单片机近期的技术发展，给设计人员提供了极其开阔的舞台．先说FPGA，现在最简单的开发系统是：一块FPGA(CPLD)芯片（最好带个插座）一根下载线一块普通实验板一块自制电源板（也可以与FPGA做在一个板子上）再加一台电脑，免费的下载元件就可以自制开发板并搭建起自己的实验开发平台 ...; 个人分类: FPGA感悟|3807 次阅读|0 个评论

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