日志
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- 分享 synplify使用(转)
- 评定综合好坏最重要的两个指标：速度是否快和面积是否小； synplify是专门针对FPGA/CPLD的逻辑综合工具； synplify两个最显著的特点是BEST和Timing driven引擎，使得综合结果在速度和面积上都达到比较理想的效果； synplify的几个版本使用相同的核心，但synlify pro的功能最强大； synplify综合过程包括三方面内 ...
- 分享 Xilinx ISE所涉及的一些命令以及Command Line的使用(转)
- Xilinx ISE所涉及的一些命令以及Command Line的使用 因为目前进行的一个项目使用了多块容量较大的Xilinx FPGA, 对各块FPGA进行synthesis,map,PR和generating programming file就成了一个大问题。（惭愧啊，group里没有人有modular design的经验）虽然现在的工作站性能比较强劲，但产生每一个programming file还是要花 ...
- 分享 Xilinx ISE MAP 属性全面研究(l转)
- 跑ISE的PR的时候，MAP属性对结果的影响是至关重要的。一直想把这部分内容好好过一遍，今天开出这个帖子，请大家一起监督。因为工作繁忙，先把英文原文放在这里占个座位，一边工作，一边利用空余时间把内容补足。 Perform. Timing-Driven Packing and Placement (Advanced) (Virtex-II, Virtex-II Pro, Virtex- ...
- 分享 Xilinx ISE MAP 属性全面研究(l转)
- 跑ISE的PR的时候，MAP属性对结果的影响是至关重要的。一直想把这部分内容好好过一遍，今天开出这个帖子，请大家一起监督。因为工作繁忙，先把英文原文放在这里占个座位，一边工作，一边利用空余时间把内容补足。 Perform. Timing-Driven Packing and Placement (Advanced) (Virtex-II, Virtex-II Pro, Virtex- ...
- 分享 HDL语言常见综合指令(转)
- (1) black_box_pad_pin 声明用户定义的黑盒的管脚，作为外部环境可见的I/O pad，如果有不止一个端口，列在双引号内，以逗号分开。一般不需要这一属性，Synplify提供了预定义的I/Os。其语法如下 object /* synthesis syn_black_box black_box_pad_pin = "port_list" */ ; 例如： module BS( ...
- 分享 使用compxlib命令编译Xilinx的ModelSim仿真库(转)
- ModelSim 是 Mentor Graphics 出品的一款 VHDL 、 Verilog 、 SystemC 、 SystemVerilog 以及混合语言设计的仿真和验证工具。在 ModelSim 中，所有的设计（包括用户设计以及 EDA 工具预先提供的设计）必须编译成一个或多个仿真库。 ModelSim 的仿真库 实际是一个目录，它可以看作是存储经过编译的 ...
- 分享 使用compxlib命令编译Xilinx的ModelSim仿真库(转)
- ModelSim 是 Mentor Graphics 出品的一款 VHDL 、 Verilog 、 SystemC 、 SystemVerilog 以及混合语言设计的仿真和验证工具。在 ModelSim 中，所有的设计（包括用户设计以及 EDA 工具预先提供的设计）必须编译成一个或多个仿真库。 ModelSim 的仿真库 实际是一个目录，它可以看作是存储经过编译的 ...
- 分享 USELOWSKEWLINES Description （转）
- USELOWSKEWLINES Description http://www.xilinx.com/itp/xilinx4/data/docs/cgd/u4.html#1000545 USELOWSKEWLINES is a basic routing constraint and a synthesis constraint. It specifies the use of low skew routing resources for a net (any net). The Spartan-II, Virtex, and Virtex-E devices hav ...
- 分享 Xilinx FPGA全局时钟和第二全局时钟资源的使用方法（转）
- “全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利 用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计 的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。本文总结 了Xilinx FPGA全局时钟和第二全局时钟资源的使用方法，并强调了应用中 的注意事项。目前，大 ...
- 分享 TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL
- 一、 部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平的区别就是这些么? 是否LVTTL电平无法直接驱动TTL电路呢? 另外,"因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。" 中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么 ...
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