Xilinx ISE所涉及的一些命令以及Command Line的使用[讨论主题]

因为目前进行的一个项目使用了多块容量较大的Xilinx FPGA, 对各块FPGA进行synthesis,map,P&R和generating programming file就成了一个大问题。（惭愧啊，group里没有人有modular design的经验）虽然现在的工作站性能比较强劲，但产生每一个programming file还是要花上好几个小时。所以考虑到在Command Line下面进行所有的编译工作，下面是一点点心得，希望对大家有所帮助（不知道有Westor在那本ISE详解里面介绍过这个没有，偶是没有看过那本书了，不过，要是Westor已经写过了的话，:-(. $#@%%N#%&*^$###@#）。废话少说，言归正传。 bWHUVAi  

1.Command的介绍 }YVPE"fo9  

要完成一次完整的Xilinx FPGA编译过程，涉及到的Command包括了： &GAL&OyB  

XST： Ob4*a|HL  

全称为Xilinx Synthesis Technology，这是Xilinx ISE里面附带的一个免费的综合工具。（呵呵，Synplify Pro的购买正在商洽之中）Synthesis完毕后，你可以用任何的文本工具打开后缀名为“.syr”的文件，察看synthesis的具体运行过程及报告。 FlsFwC  

NGDBuild: '444h'|  

这个命令，其实就是translate啦。这是implementation的第一步。它会把所有的netlist和design constraint合并到一起，生成一个ngd文件供map工具使用。同样的，NGDBuild的报告文件是后缀名为“.bld”的文件。 $MQYr`  

MAP: x5Mh'x!H.  

MAP命令是将NGDBuild命令所生成的ngd文件，映射到具体的FPGA器件里面去。MAP将产生一个NCD文件供PAR使用。你可以用任何文本工具打开后缀名为“.mrp”的map报告文件。 F>.gVr  

PAR: rN@*v>  

Place & Route。这个偶就不多说了。免得被砖头砸到。PAR的报告文件后缀名是“.par”。 3phVjgH8  

TRCE: -kzqq6b ?  

这个是用来产生偶们最最关心的timing report的。TRCE会分析你的FPGA的设计并且产生一个后缀名为“.twr”的时序报告。你可以用任何文本工具打开它，也可以用xilinx的Timing Analyzer。Timing Analyzer比较直观，推荐新手使用。 Ez}0H=17  

Bitgen： Q}^pzR,s  

顾名思义，这个Bitgen就是用来generate programming file啦。 U)9n]@)  

2. 使用举例 m:lw9M~9`  

介绍完Xilinx提供的这些命令后，让我们来看看如何使用它们吧。Xilinx给我们提供了一个很有用的工具：View Command Line Log File。这个工具位于Process for Source窗口的Design Entry Utitlities下面。 #:a
IyAt  

双击这个View Command Line Log File，你看到了什么？哈哈，在右边的文本编辑窗口里面出现了类似于下面的语句： i'q p &Ut  

xst -intstyle. ise -ifn __projnav/fpga_a.xst -ofn fpga_a.syr 8G'b yk5W  

ngdbuild -intstyle. ise -dd d:\projects\hardware\hy_multifpga_nwpci_vhd_new_improvetiming/_ngo -uc ./source/hy/fpga_a.ucf -aul  -p xc2v6000-ff1152-4 fpga_a.ngc fpga_a.ngd
jKaF6t+z  

map -intstyle. ise -p xc2v6000-ff1152-4 -cm area -pr b -k 4 -c 100 -tx off -o fpga_a_map.ncd fpga_a.ngd fpga_a.pcf o:inf}/ 4  

par -w -intstyle. ise -ol high -t 1 fpga_a_map.ncd fpga_a.ncd fpga_a.pcf :3O?U_  

trce -intstyle. ise -e 1000 -l 1000 -xml fpga_a fpga_a.ncd -o fpga_a.twr fpga_a.pcf 8!ueEpA  

bitgen -intstyle. ise -f fpga_a.ut fpga_a.ncd ]wJ"?B-  

对了，上面的这些就是你以前曾经使用过的命令啦。其实，我们用ISE作Synthesis,Map,PAR的时候，ISE就会自动调用上面所说的那些command，ISE其实就是一个GUI罢了。:-) B^,RFiG  

如果双击View Command Line Log File时，出现了下面的错误提示： F;Po+ky'  

Warning: This process is used to display the running command log file that records some application command lines. tT~r,Q0%  

这就说明了你还没有implement过你的design,或者你已经清空过了这个design。（在project目录下面，有一个cleanup project files按钮，可以清空） YT)Q"Ja{  

接下来，就是最后一步啦。你只需要用任何文本编辑器，把上面这段Command的历史纪录Copy&Paste,再存为一个”.Bat”批处理文件，在windows的command line下面执行就可以了。注意需要把这个.bat文件放在你的项目所在目录下。 l u(g&]  

3. 几点注意 3'P,?xi  

a. 如果要连续跑好几个project，建议先使用Cleanup Project Files.根据偶的经验，如果不进行清空的话，Synthesis和PAR有时会出错。但是这里会出现一个小问题，清空过后，原有的一些文件可能会被删除，比如__projnav目录下面的*.xst(这个时XST的配置文件，做Synthesis的时候，XST会读这个文件以获得相关配置),再比如*.prj（project文件，里面罗列了一些被你的设计所使用的module)以及*.ut文件（ut是Bitgen的配置文件）。这3种文件，在使用Command Line之前最好确认一下是否存在。偶一般会将这3种文件作备份，到时候好拿出来，改一改就用。 ;*1Ru38  

b. 在Xilinx的安装目录Xilinx\doc\usenglish\books\docs下，有关于这些command的pdf文件，如果有需要，可以读一读。不过，经过偶苦读一阵之后，偶发现，其实没有太大必要，有问题再说吧。 [LlI0hO  

4. 总结 ^j{OH7H@|  

这是偶第一次发原创，肯定有很多不足之处，恳请赐教。其实这个话题也比较简单，三言两语也可说清楚，但根据偶过去惨痛的新手经验，偶相信还是比较详细地讲解一些为好。至少可以让新手们多了解一些ISE本身嘛。如果大家觉得有那么一丁点儿用处的话，就请re一下先，也不枉偶打那么多字嘛。嘿嘿。 *R x^DW@  

Copyright 2004 by spriteice r !"UXhMq  

转载请注明作者http://www.eefocus.com/myspace/blog/show_143385.html 

.&4Q"l! T  

[讨论1] kJ.:e-_F  

|+1s6HjBn  

建议综合和布局布线一定要用命令行的方式来跑，包括synplify和ISE对此的支持都很好。 y@6P'g  

几大好处偶想到的： #'ZqGa1  

1，如果你用的PC工作站，双cpu，那么可以同时跑两个任务。 oY[*P#5Q  

2，便于归档，进行版本控制，大项目必须要做的工作。 <_h
m  

3，便于重现问题，因为命令行可以保证在原始输入（源码、约束）不变的前提下得到只有时间标签不同的bit文件。 s`oq`l,  

4，便于自定义一些非常规的操作，比如自动生成一个插入某些测试引脚的bit文件等等。 4Y;Ho)9  

除了楼主提到的还建议几点： '<4qnuzRS  

1，修改所有目录路径为相对路径，这样同样一个目录复制到别处也不用改命令行。 Rtg#pv)}  

2，可以直接用ultraedit打开工程目录下的*.cmd_log文件。 #7!/rU<;  

3，那些删除临时目录或者复制网表文件之类的动作可以一起加到命令行中执行。总之，修改代码后，直接运行一个命令行全部搞定！ S'R^x?( &B  

Xkn2 8)~?  

[讨论2] +aaLB  

c06v+kR)  

建议太棒了！小弟获益匪浅。 kesuJf^+k  

偶想再请教几个问题： 96<./=R-  

1。“便于归档，进行版本控制，大项目必须要做的工作。” {Afqsv  

目前我是用ISE的Archive进行版本备份，Archive自动生成一个zip文件，然后备份岛服务器。不知道丁丁所说得用command line进行归档是怎么回事，可否讲解几句？ ["L 9J  

2。“便于重现问题，因为命令行可以保证在原始输入（源码、约束）不变的前提下得到只有时间标签不同的bit文件” [YVAL!?3i  

“时间标签”是指什么？我不明白这个术语。如果源代码和约束保持不变的话，唯一可调节的就是map和PAR的effort了。重现问题是指保存以前的bit文件以备将来使用？ ]`)~eN>  

3。“自动生成一个插入某些测试引脚的bit文件等等” kM!#s@k  

丁丁可否介绍一下这个”插入测试引脚“？ T.YD*"  

4。“那么可以同时跑两个任务” 3-E3\ &iN  

我觉得CPU倒不是瓶颈，关键是内存到时恐怕不够用。而且win2000 pro好像最多也就支持2G的内存吧。 =)y$d^o  

我们还有另外一台工作站，使用了4个AMD Appro 64-bit processor。但好像兼容性不太好，PAR的时候老是出错。不知道升级到6.2能不能解决这个问题。 `M(\sKCM  

但看另外几个贴子说6.2有几个比较严重的bug,请问丁丁使用过6。2没有？值得升级吗？ T6)B_*Q}B  

多谢！ p^_Q)Y;  

.CM$q<^V+  

[讨论1] O|G#?N  

:?FrF-t?i8  

1，Achieve可以进行版本管理，但是文件太大。一般来说，作版本控制最好是保存所有原始输入，如果做FPGA，原始输入包括hdl代码，综合工程.prj或者脚本.tcl，综合约束.sdc，实现约束.ucf，所有core的网表.edn，实现的脚本.bat，再有就是注意综合工具的版本和实现工具的版本。 {.F3}N(bJc  

如果所有这些都没有变化，那么可以保证再运行一遍得到完全一样的结果。这也是版本控制的一个关键吧，只要保证可重复性，那么那些结果除了bit你要用到其他也可都不保存。 K8T-KZ8\&]  

2，时间标签就是time stamp，在网表文件和bit文件头都有，表示这个文件的生成时间记录，这个不会影响到内部的功能。 ( ;xTQ`7  

3，在插入测试引脚这里，可以利用FPGA Editor来操作，直接编辑.ncd文件，再进行bitgen就可以了，那么如果你需要插入很多测试引脚，利用脚本（好像是.scr）可以帮你自动完成，然后只进行bitgen就可以了，避免重新布局布线浪费时间，避免重新布局布线影响timing。当然FPGA Editor还可以做很多修改了，就不多说了。 `mJoSJ9=d  

4，给一个以前的脚本例子： D~b:OixJ  

综合和实现的命令行： sM63UJ7?j  

synplify_pro -batch ../script/chip_syn.tcl >62kL9}-  

ngdbuild -dd ./_ngo -uc ../script/chip_par.ucf -p xc2s200-fg456-5 .\rev_1\chip.edf chip.ngd Rz3xTFf  

map -p xc2s200-fg456-5 -timing -cm speed -detail -ir -pr b -o chip_map.ncd chip.ngd chip.pcf dL4T0^j04C  

par -w -ol med chip_map.ncd chip.ncd chip.pcf NH+H_e{"  

bitgen -w -f ../script/chip_par.ut chip.ncd 67mVc   

copy chip.bit ..\bit\ $b$ztpVnR  

里面这个chip_par.ut保存了bitgen命令的选项，也可以不用这个文件，都加在命令行里。 ZNx&rN_n~  

后面是chip_syn.tcl： hdF)8iS  

project -new !zLH"% 

#add_file options [kq@3EuQ  

add_file -constraint "../script/chip_syn.sdc" ?,r($M}l  

add_file -verilog "../src/src1.v" isx{sp  

add_file -verilog "../src/src2.v" `mx|usIzoo  

add_file -verilog "../src/src3.v" Ws"R77OM  

add_file -verilog "../src/src4.v" DSgBuX@a  

add_file -verilog "../src/src5.v" N;U cYp8  

add_file -verilog "../src/src6.v" `2sUBW}  

add_file -verilog "../src/src7.v" t&z"K  

add_file -verilog "../src/src8.v" u@y07u_{Iz  

#device options GcU,iw  

set_option -technology SPARTAN2 #<I_:p l  

set_option -part XC2S200  Pq?c.C  

set_option -package FG456 J_F@(+dD  

set_option -speed_grade -5 !iARjmv  

#compilation/mapping options Zd2)3Uq@  

set_option -default_enum_encoding default m| db{2K|  

set_option -symbolic_fsm_compiler 0 VZ4VoatQ  

set_option -resource_sharing 0 #W-q^tLh  

set_option -use_fsm_explorer 0 ~EInP1fKUJ  

#map options >_F2L'4  

set_option -frequency 50.000 "0"ds,tb  

set_option -fanout_limit 100 dL=rt!  

set_option -disable_io_insertion 0 F.BU]3%]N\  

set_option -pipe 0 Bka|'G)+  

set_option -fixgatedclocks 0 PnF~s >  

set_option -retiming 0 r2Zf,^0C  

set_option -modular 0 X( h.8BE  

set_option -update_models_cp 0 @H8A|mWJ  

set_option -verification_mode 0 >*&6,=4(  

#simulation options "J6 >jC#  

set_option -write_verilog 0 #u=&sHKE  

set_option -write_vhdl 0 rrAaoe^  

#automatic place and route (vendor) options dk*5u~]s  

set_option -write_apr_constraint 0 ~}yZbWJ  

#set result format/file last L70W}-Kg  

project -result_file "rev_1/chip.edf" nih;nHd`  

#implementation attributes v.1T?@j2  

set_option -vlog_std v2001  n r"19  

project -run Y_s-D'  

只是个人的一点建议，版本控制只要做了就可以，保存archive也要知道这个东东怎么来的，下次可以保证还作出来同样的东东。保存命令行也要知道所有的软件版本等。