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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享 jitter产生与消除的理解(转): chanon 2012-3-26 22:18; 我不知道这是谁写的,写的很不错,主要是为了应对坛子里的一个帖子,实在不想再在那里面回复了,有兴趣的朋友可以看下. 搜肠刮肚写了一些关于jitter的认识，里面的东西我是没有实践过的，所以不能完全肯定它的正确性，请hotpoint兄和其他高手指正！数字音频的基本原理就是把连续的模拟信号在离散的时间点上进行采样（S ...; 个人分类: （转）|4703 次阅读|1 个评论

分享时钟的Jitter和Skew(转）: chanon 2012-3-26 22:16; 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对 ...; 个人分类: （转）|6490 次阅读|0 个评论热度 2

分享 Xilinx ISE所涉及的一些命令以及Command Line的使用(转): chanon 2011-3-7 15:48; Xilinx ISE所涉及的一些命令以及Command Line的使用因为目前进行的一个项目使用了多块容量较大的Xilinx FPGA, 对各块FPGA进行synthesis,map,PR和generating programming file就成了一个大问题。（惭愧啊，group里没有人有modular design的经验）虽然现在的工作站性能比较强劲，但产生每一个programming file还是要花 ...; 个人分类: （转）|13615 次阅读|0 个评论

分享 Xilinx ISE MAP 属性全面研究(l转): chanon 2011-3-7 14:55; 跑ISE的PR的时候，MAP属性对结果的影响是至关重要的。一直想把这部分内容好好过一遍，今天开出这个帖子，请大家一起监督。因为工作繁忙，先把英文原文放在这里占个座位，一边工作，一边利用空余时间把内容补足。 Perform. Timing-Driven Packing and Placement (Advanced) (Virtex-II, Virtex-II Pro, Virtex- ...; 个人分类: （转）|14248 次阅读|0 个评论

分享 Xilinx ISE MAP 属性全面研究(l转): chanon 2011-3-7 14:55; 跑ISE的PR的时候，MAP属性对结果的影响是至关重要的。一直想把这部分内容好好过一遍，今天开出这个帖子，请大家一起监督。因为工作繁忙，先把英文原文放在这里占个座位，一边工作，一边利用空余时间把内容补足。 Perform. Timing-Driven Packing and Placement (Advanced) (Virtex-II, Virtex-II Pro, Virtex- ...; 个人分类: （转）|2027 次阅读|1 个评论热度 1

分享 HDL语言常见综合指令(转): chanon 2011-2-28 11:18; (1) black_box_pad_pin 声明用户定义的黑盒的管脚，作为外部环境可见的I/O pad，如果有不止一个端口，列在双引号内，以逗号分开。一般不需要这一属性，Synplify提供了预定义的I/Os。其语法如下 object /* synthesis syn_black_box black_box_pad_pin = "port_list" */ ; 例如： module BS( ...; 个人分类: （转）|1772 次阅读|0 个评论

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