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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

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分享阻塞赋值和非阻塞赋值深度解析——仿真事件的调度: acgoal 2015-9-6 22:24; 下面有一段verilog代码和仿真文件，用的是VCS仿真和编译工具。我们来研究一下不同的驱动赋值方式对仿真结果的影响。下面我把我做的例子和大家分享一下。设计源代码如下： `timescale 1ns/1ps module counter (data_out0, data_out1,clk,rst_n, data_in0, data_in1); output data_out0 ...; 个人分类: 经验集锦|4146 次阅读|3 个评论

分享 csh下cd命令进入目录后自动列出文件列表的alias: acgoal 2012-4-29 21:11; alias cd 'cd \!*; ls; pwd' 这个alias改变cd的默认工作方式，让cd命令在进入指定的目录后，自动运行ls命令对本目录下的文件及目录列表，之后运行pwd，显示当前在哪个目录中。不过，\!*，这几个变量的意义，寻找了好久，始终不知道其意义。 ...; 个人分类: 经验集锦|10324 次阅读|0 个评论

分享 Centos 5.5下安装ISE13.3无法启动: acgoal 2012-4-25 23:02; 今天顺利的在centos 5.5 32位系统下安装ISE13.3，安装完毕，根据安装之后的窗口提示运行settings32.sh之后，设置好环境变量 setenv XILINX /tools/Xilinx/13.3 setenv PATH $PATH:$XILINX/ISE_DS/ISE/bin/lin 之后重新source ~/.cshrc，然后敲ise发现根本无法启动。网上找了一遍之后，发现原来是 ...; 个人分类: 经验集锦|3871 次阅读|2 个评论

分享早期的ISE原理图工程如何转化成新版ISE可以用的工程: acgoal 2011-4-14 12:38; 引：今天看到一个奇怪的问题，记录下来吧。问题：假如你的设计采用了早期的ISE版本，比如3.1之前的软件。整个设计又是基于schematic原理图的方式。那么好了，现在新的ISE软件没办法打开这么早期的ISE原理图和工程文件。如何解决呢？解答：在网上搜索了一下，居然有老外早就发现这个问题了。人家提出的解决方法是： ...; 个人分类: 经验集锦|3167 次阅读|0 个评论

分享避免用组合逻辑产生时钟: acgoal 2011-4-6 12:32; 今天看到一个问题如下：在生成位流文件的时候，显示的警告如下： Clock net u8/dout_not 0001 is sourced by a combinatorial pin.This is not good design practice.Use the CE pin to control the loading of data into the flip-flop. 回复：报告的warning和这个模块看起来没关系，至少从你贴的 ...; 个人分类: 经验集锦|8316 次阅读|3 个评论

分享 verilog的浮点运算和取整分析——选择自论坛的一个例子: acgoal 2011-3-24 11:02; 引：不怎么做DSP方面的算法，所以其实我对于浮点和定点数据运算没有什么概念。但是今天在论坛上看到一段代码，这段代码倒是给我一些启发。乍一看好像不对，但是仔细分析来看，功能又是正确的。其实是利用verilog和芯片中关于定点和浮点的转变罢了。或许对于常年和这些概念打交道的人来说，小菜一碟，但是对于我，还挺有用 ...; 个人分类: 经验集锦|19661 次阅读|0 个评论

分享单bit信号跨越时钟边界一定要做同步: acgoal 2011-3-22 23:07; 最近发现自己RTLdesign的一个bug，都要tapeout了，post-layout才发现。虽然不是critical的bug，但是的确是我设计中的一个疏忽。慢速时钟下的一个信号，需要跨越到一个快速时钟去采样。结果这个控制信号没有同步过去，快速时钟直接拿来使用了。后果很严重，post-layout simulation 发现亚稳态/不完全采样。以后 ...; 个人分类: 经验集锦|1940 次阅读|1 个评论

分享关于Designware的一些看法: acgoal 2011-3-17 22:39; 引言：今天在论坛上看到有人困惑于synopsys designware的综合。结合自己的理解，留下日志。在RTL设计中，经常要用到一些标准的cell（单元），有一些很简单，如普通的加法器，寄存器，常用的组合逻辑等等。这些一般的我们都直接用语言直接描述出来。但是对于一些复杂的逻辑功能，往往设计起来比较麻烦，或者自己设计出 ...; 个人分类: 经验集锦|17525 次阅读|3 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/10/02: acgoal 2011-3-10 21:35; 问题： FPGA板级调试，项目太大，求调试方案？？？？？如题，要在FPGA上调一个完整项目，可是整个系统太大，若分开模块调，各个模块的激励与输出很难施加，即必须整个系统互通才好测试，怎么办，求调试放案？？？？？？？？？？？我的解答：大型系统要非常注重前端验证工作，如果做好了，上FPGA ...; 个人分类: 经验集锦|1471 次阅读|3 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/10/01: acgoal 2011-3-10 21:22; 问题： xilinx的S6系列FPGA mac core的使用问题各位大侠，紧急求助。为什么xilinx的mac core没有sop和eop信号，只有一个rdy信号，难道xilinx的mac core有足够大的缓存，确保一帧数据接收完了才转发出来？紧急求救，求大侠指点迷津，谢谢！！！我的解答：我曾经用过Virtex 5内的mac core，它有data和val ...; 个人分类: 经验集锦|990 次阅读|0 个评论

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