日志

单bit信号跨越时钟边界一定要做同步

已有 1941 次阅读| 2011-3-22 23:07 |个人分类:经验集锦

最近发现自己RTLdesign的一个bug，都要tapeout了，post-layout才发现。虽然不是critical的bug，但是的确是我设计中的一个疏忽。

慢速时钟下的一个信号，需要跨越到一个快速时钟去采样。结果这个控制信号没有同步过去，快速时钟直接拿来使用了。

后果很严重，post-layout simulation 发现亚稳态/不完全采样。

以后切记切记，任何控制信号，不管从快速时钟去慢速时钟还是慢速时钟去快速时钟，都要做同步处理。

做设计这么多年了，不是不知道这个原理，有的时候只是疏忽而已。

最后由于别的critical问题，顺便fix掉。这个应该算是个喜剧结束啦。

大家千万不要出现我这种错误，跨越时钟的模块内相关信号一定要仔细又仔细。