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综合、实现（xilinx)
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综合，综合优化是把HDL语言翻译成最基本的与或非门的连接关系（网表），并根据要求（约束条件）优化所生成的门级逻辑连接，输出edf和edn等文件，导给CPLD/FPGA厂家的软件进行实现和布局布线。
具体的实现步骤：根据hdl语言所描述的行为建立rtl技术模型（使用了综合工具自带的模型库，不在模型库里的模块被综合成黑盒子），然后是优化的过程。先根据约束条件进行高级优化（resource sharing），然后是逻辑优化（flattening，structuring），最后是门级优化（retiming，piplining，logic duplicate 并综合掉一些冗余逻辑）。最后生成门级网表。
实现（Implement）是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。
实现主要分为3个步骤：翻译（Translate）逻辑网表，映射（Map）到器件单元与布局布线（Place & Route）。翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语（具体的源语详见ISE中language templates）。映射的主要作用是将设计映射到具体型号的器件上（LUT、FF、Carry等）。布局布线步骤调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线。
具体的实现步骤：根据hdl语言所描述的行为建立rtl技术模型（使用了综合工具自带的模型库，不在模型库里的模块被综合成黑盒子），然后是优化的过程。先根据约束条件进行高级优化（resource sharing），然后是逻辑优化（flattening，structuring），最后是门级优化（retiming，piplining，logic duplicate 并综合掉一些冗余逻辑）。最后生成门级网表。
实现（Implement）是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。
实现主要分为3个步骤：翻译（Translate）逻辑网表，映射（Map）到器件单元与布局布线（Place & Route）。翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语（具体的源语详见ISE中language templates）。映射的主要作用是将设计映射到具体型号的器件上（LUT、FF、Carry等）。布局布线步骤调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线。
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