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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享后仿真是否必需: 444963809 2011-10-27 14:58; 后仿真能否被形式验证 (Formal Verification) 和静态时序分析（ Static Timing Analysis ）所取代验证的主要目的：就是检查时间模型是否满足时间要求，是否实现了时间所需的功能。对于集成电路来说，具体就是在时间需求规定的激励下，电路是否产生了符合功能 ...; 个人分类: IC设计|2749 次阅读|0 个评论

分享 [转]Output Minmum Delay的计算: 444963809 2011-8-25 18:11; 特权同学在《深入剖析IO 约束》一文中提出了对 Altera 官方基础教程里给出的 Output Minmum Delay 计算的不同看法。同时也和 riple 兄进行了一番讨论，结果发现确实是 Altera 在这里的计算方法有误。而凑巧的是，特权同学在进一步观看 Altera 官方的《 SourceSynchTiming 》培训中找到了 Output Minmum D ...; 个人分类: IC设计|2435 次阅读|0 个评论

分享数字电路设计入门(fpga/asic)（转）: 444963809 2011-8-4 21:05; 直接说正题，帮助一下刚刚入门的朋友们，也算是学习IC设计的一个总结吧。一、首先要知道自己在干什么？数字电路(fpga/asic)设计就是逻辑电路的实现，这样子说太窄了，因为asic还有不少是模拟的，呵呵。我们这里只讨论数字电路 ...; 个人分类: IC设计|3697 次阅读|4 个评论

分享 IC流程: 444963809 2011-7-6 16:50; 总的IC流程： 1 结构及电气规定。 2RTL 级代码设计和仿真测试平台文件准备。 3 为具有存储单元的模块插入 BIST(Design For test 设计 ) 。 4 为了验证设计功能 , 进行完全设计的动态仿真。 5 设计环境设置。包括使用的设计库和其他一些环境变量。　　 6 使用 Design Compiler 工具 , 约 ...; 个人分类: IC设计|2719 次阅读|0 个评论

分享 IC design books: 444963809 2011-6-20 21:57; IC design books No.1 Writing Testbenches , Functional Verification of HDL Models by Janick Bergeron本书主要以HDL（verilog/vhdl）为例，详细讲述了在IC DESIGN FLOW中Verification 以及Test的设计思想、方法和技巧，涵概了测试的各个方面，是目前进行IC设计的同仁们最为推荐的一本宝典！！作者的个人 ...; 个人分类: IC设计|896 次阅读|0 个评论

分享后端设计流程[转]: 444963809 2011-5-21 16:53; 后端设计流程 ASIC/SoC后端设计作业流程剖析 Toshiba(美国) 秦晓凌 Trident(上海) 潘中平关键词 place route DSM megacell clock_tree STA OPT ECO 引言众所周知,ASIC产品是从用硬件描述语言(verilog HDL,VHDL)开始进行数字逻辑 ...; 个人分类: IC设计|2149 次阅读|0 个评论热度 2

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