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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

转载| FPGA| 信号完整性| 电源完整性| 职业规划| 生活杂谈|

分享在Modelsim中使用脚本进行仿真: yhzhangstrive 2013-4-15 20:34; 在对FPGA的设计进行仿真的过程中，调用脚本进行仿真比直接使用GUI更方便。在使用之前，我们需要将XilinxISE仿真库文件加载至Modelsim中，这里使用ISE自带的工具 Simulation Library Compilation Wizard 进行加载，其加载过程如下： 1、找到开始菜单-程序-Xilinx ISE Design Suite 11 - ISE ...; 个人分类: FPGA|5969 次阅读|0 个评论

分享 DDR3 Data Exchange Solution on Zynq7000: yhzhangstrive 2013-4-12 20:49; 实验中通过Zynq7000 PL采集ADC数据，处理后经PS HP0 - DDR3 Controller 存储至DDR3，解决方案有两种：方案一：PL端采集ADC的数据直接经PS HP0 - DDR3 Controller 存储至DDR3，但是测试的时候发现数据读写都有问题。为了验证此问题，做如下测试：首先确保PS读写通道工作正常，再通过PL写，PS读，读回来的 ...; 个人分类: FPGA|5316 次阅读|0 个评论

分享项目总结【一】—— 设计初期规划: yhzhangstrive 2013-4-1 20:29; 在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作，初期规划得越详细，中期实施起来就会越顺利，并且可以避免了因方案有误造成的资源和时间的大量浪费。设计初期可以不用考虑每个模块的具体实现，但对整个设计的可行性，可靠性等一定要 ...; 个人分类: FPGA|924 次阅读|0 个评论

分享脉冲展宽与压缩电路【Verilog HDL】: yhzhangstrive 2013-4-1 20:14; 采用时钟计数方法实现的单稳态脉冲展宽电路，能够有效、方便地对输入脉冲进行展宽和压缩。单稳态展宽电路的主要功能组成部件是单稳态触发器。单稳态触发器的工作特性具有以下显著特点。 (1) 稳态和暂稳态两个不同的工作状态。 (2) 在外接触发脉冲作用下，从稳态翻转到暂稳态。在暂稳态维持一段时间后 ...; 个人分类: FPGA|7422 次阅读|1 个评论热度 2

分享 Veriolg HDL设计规范: yhzhangstrive 2013-4-1 20:12; 规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的 ...; 个人分类: FPGA|1714 次阅读|1 个评论

分享流水线设计总结: yhzhangstrive 2013-4-1 20:11; 一、流水线设计概述流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是提高数据吞吐率（提高处理速度）。流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率。例如：一个2级组合逻辑，假定每级延迟 ...; 个人分类: FPGA|2535 次阅读|0 个评论

分享跨时钟域设计【三】—— 数据同步: yhzhangstrive 2013-4-1 20:09; 前面介绍了项目中用到的脉冲同步的基本方法，其基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉冲，但在实际应用中，需要同步的往往不止是脉冲信号，数据总线、地址总线和控制总线都有可能跨域传输。握手协议，RAM和FIFO是最基本的方法，但如果FPGA资源成为关键因素 ...; 个人分类: FPGA|1989 次阅读|1 个评论

分享跨时钟域设计【二】——Fast to slow clock domain: yhzhangstrive 2013-4-1 20:08; 跨时钟域设计中，对快时钟域的Trigger信号同步到慢时钟域，可以采用上面的电路实现，Verilog HDL设计如下： // Trigger signal sync, Fast clock domain to slow domain module Trig_CrossDomain_F2S ( input clkB, input rst_n, input TrigIn_clkA, output reg TrigOut_c ...; 个人分类: FPGA|1607 次阅读|1 个评论

分享跨时钟域设计【一】——Slow to fast clock domain: yhzhangstrive 2013-4-1 20:05; 跨时钟域设计是FPGA设计中经常遇到的问题，特别是对Trigger信号进行同步设计，往往需要把慢时钟域的Trigger信号同步到快时钟域下，下面是我工作中用到的慢时钟域到快时钟域的Verilog HDL设计。 // Trigger Cross Domain Design, Slow to fast clock domain module Trig_ CrossDomain _S2F ( ...; 个人分类: FPGA|1328 次阅读|0 个评论

分享测试总结【二】—— 小心寄存器被综合掉: yhzhangstrive 2013-4-1 20:03; 经过几天的努力，测试终于完成了三分之二，之前遇到的种种问题都得以解决，通过SPI接口可以对flash进行读写操作，接下来就是从flash里面读取数据，完成FPGA configuration的功能，通过仿真，功能ok，但是测试的时候发现一个很蹊跷的问题，输出的nconfig信号始终没有变化。设计代码： process(cl ...; 个人分类: FPGA|1603 次阅读|0 个评论

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