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分享 ncverilog后仿遇到X状态: handsomexk 2011-11-23 23:10; （天天学习，好好向上）在verilog RTL综合成电路网表，在自动布局布线后，要进行后仿，需要在testbench中加入$sdf_annotate("*.sdf",例化名);在仿真时要加入testbench以及仿真库。使用命令：ncverilog +access+rwc *.v -v library.v ，不过仿真时如果遇到violation情况，仿真就出现X状 ...; 个人分类: ncverilog|11658 次阅读|1 个评论热度 1

忆阻器、第三代半导体等半导体材料与器件讲坛(资料+视频）: EETOP联合泰克科技，专门创建了“半导体材料与器件科学”的专题网页，并精心准备了海量的干货素材，涵盖PDF文档、云上讲坛视频。

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