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ncverilog后仿遇到X状态

热度 1已有 12112 次阅读| 2011-11-23 23:10 |个人分类:ncverilog

（天天学习，好好向上）

在verilog RTL综合成电路网表，在自动布局布线后，要进行后仿，需要在testbench中加入$sdf_annotate("*.sdf",例化名);在仿真时要加入testbench以及仿真库。使用命令：ncverilog +access+rwc *.v -v library.v ，不过仿真时如果遇到violation情况，仿真就出现X状态，一旦出现，影响仿真结果。但有时violation又不重要，该怎么办？

主要因为库当中有一些检查，width，setup，removal等等，一旦有violation，它就将notifier寄存器翻转，这样就出现X态，为了不让仿真中出现这个情况，可以再仿真时加上 +no_notifier，这样仿真不会翻转notifier寄存器，也不会出现X态，不过会display出各种违例。在仿真时如果要仿真各种 corner延迟，可以加上+typdelays、+mindelays、+maxdelays进行仿真。