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verilog| 时序分析| Quartus II| Alter器件|

分享边沿检测法之彻底理解: 2011-11-10 01:30; 看了一篇《神奇的硬件秒速边沿检测技术》的 blog ，看了一遍没看懂，于是自己也模拟了一下，看波形图，看着看着突然一下子开窍了，哈哈，实践出真知！我的边沿检测模块 edge_detect 程序如下： module edge_detect( & ...; 个人分类: verilog|1485 次阅读|0 个评论

分享 Altera器件型号指南: 2011-11-10 01:27; 1. 其型号编号方式 EP1C 代表 Cyclone 器件， EP2C 代表 Cyclone II ， EP3C 代表 Cyclone III ， EP4C 代表 Cyclone IV ， EP5C 代表 Cyclone V 2. 3 代表 2910LE( 逻辑单元 ) ， 4 代表 4000LE( 逻辑单元 ) ， 6 代表 5980LE( 逻辑单元 ) ， 12 代表 12060 ， ...; 个人分类: Alter器件|1152 次阅读|0 个评论

分享 FIFO的使用注意: 2011-11-10 01:26; 一个最简单的 FIFO 如下图：左图包括数据输入 data ，输出 q ，写请求 wrreq ，读请求 rdreq ，时钟 clock ， FIFO 满标志位 full ，有的还有 FIFO 空标志位 empty ，其时序图如下：需要注意的是写请求 wrreq 必须配合数据输入 data ， ...; 个人分类: Quartus II|1833 次阅读|0 个评论

分享初步理解亚稳态1——多看E文才是正道: 2011-11-10 01:24; 这是转发特权同学的翻译《 Understanding Metastability in FPGAs 》，加入了一些自己的理解所有数字器件（例如 FPGA ）的信号传输都会有一定的时序要求，从而保证每个寄存器将捕获的输入信号正确输出。为了确保可靠的操作，输入寄存器的信号必须在时钟沿的某段时间（寄存器的建立时间 Tsu ）之前保持稳定 ...; 个人分类: 时序分析|1784 次阅读|0 个评论

分享亚稳态2——异步复位时亚稳态产生的影响: 2011-11-10 01:22; ——摘自异步复位设计中的亚稳态问题及其解决方案 T recovery ( recovery time) 指的是原本有效的异步复位信号释放 ( 对低电平有效的复位来说就是上跳沿 ) 与紧跟其后的第一个时钟有效沿之间所必须间隔的最小时间。 T removal ( removal time) 指的是时钟有效沿与紧跟其后的原本有效的异 ...; 个人分类: 时序分析|954 次阅读|0 个评论热度 1

分享异步复位时亚稳态危害的例子: 2011-11-10 01:18; 下面是一个异步复位危害的例子，这是我自己想了好久才想出来的，不对的地方请高手指出。代码很简单，就是一个计时器，设置了一个 8 位的定时计时器 counter( 也可以是更多的位 ) ，复位的时候 counter 清 0 ，复位释放时 counter 在 CLK 作用下开始自加 1 。 ...; 个人分类: 时序分析|1932 次阅读|0 个评论

分享 Always过程块语法: 2011-11-10 01:16; 天气 : 晴朗心情 : 郁闷 ★ Always 过程块语法： always 过程块是由 always 过程语句和语句块组成的，语法格式如下： always @ ( 敏感事件 1 or 敏感事件 2 or 敏感事件 3…….) 语句块 ★★ always 后面的语句块，如果只有一个类 ...; 个人分类: verilog|2285 次阅读|0 个评论

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