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分享用verilog实现一个异步双端口ram，深度16，位宽8bit。A口读出，B口写入。 ...: peter861021 2019-7-8 17:51; 首先需要实现一个memory, reg mem 。这样定义出来的是16个8bit位宽的寄存器下面为verilog代码 module dpram_16x8 ( input clk, input addr_a, input din_b, input addr_b, input ce, input we, output reg dout_a ); parameter word_size=8; parameter addr=16; reg mem ; //synopsys_translate_off integer ...; 个人分类: 数字学习笔记|3401 次阅读|1 个评论热度 1

分享检测101序列的状态机以及verilog代码: peter861021 2019-7-4 09:43; s_idle 代表初始状态 s1 代表出现第一个1 s2 代表出现第一个10 s3 代表出现了101 module test101(clk, rst_n, data,flag_101); input clk, rst_n, data; output reg flag_101; reg current_state; reg next_state; parameter s_idle = 2'd0; parameter s_1 = 2'd1; parameter s_2 = 2'd2; parameter s_3 = 2'd ...; 个人分类: 数字学习笔记|2037 次阅读|0 个评论

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